Circuitos divisores de reloj y componentes para diseños de señal mixta

La división de reloj aparece en sistemas de señal mixta por muchas razones. Por ejemplo, un oscilador o una fuente de referencia normalmente debe servir a varios dominios de temporización con distintos anchos de banda, tolerancia al ruido de fase y requisitos de posicionamiento de flancos. Un microcontrolador puede necesitar una entrada de temporización de baja frecuencia, un ADC puede necesitar un reloj de muestreo limpio, y un lazo de control puede necesitar una señal periódica de estrobo o una referencia de comparación. La división de reloj se utilizaría según el ciclo de trabajo requerido, el jitter aditivo, la simetría de flancos, las restricciones de ruteo e incluso la cantidad de ruido de conmutación digital que se inyecta en la circuitería analógica cercana.

Los ejemplos siguientes cubren las opciones comunes de circuitos y componentes utilizadas para implementar la división de reloj. Algunos son circuitos lógicos simples a nivel de placa, mientras que otros están integrados en lógica programable o periféricos de temporizador, aunque podrían construirse con componentes discretos. Para muchas aplicaciones embebidas que involucran procesamiento de señales, o donde se aplican condiciones lógicas a señales analógicas, la implementación en lógica digital tiene más sentido 

Circuitos divisores de reloj comunes

División por 2 con un flip-flop D

El circuito divisor más limpio sigue siendo la etapa de conmutación de división por 2 construida con un flip-flop D. La implementación es simple y se muestra a continuación. Esto produce una salida con un ciclo de trabajo del 50 % y una colocación determinista de flancos con respecto a la entrada, suponiendo que se cumplan los requisitos de temporización. Para diseños de señal mixta a nivel de placa, esta es una opción sólida cuando el objetivo es crear un reloj local a media frecuencia con mínima profundidad lógica y comportamiento predecible.

Esto produce una salida de onda cuadrada cuando el reloj fuente es estable, o a partir de una señal analógica con umbral definido (con un comparador). Este circuito es más útil cuando la relación de división es exactamente 2 o una potencia pequeña de 2 (requiere encadenamiento), y la salida debe mantenerse bien comportada. Se usa comúnmente antes de la lógica de control de serializadores, máquinas de estados locales o temporización de interfaces digitales donde una referencia a media frecuencia es suficiente. Tenga en cuenta que encadenar para obtener potencias de 2 hace que el retardo de propagación se acumule, lo que puede afectar el skew con otras señales a altas frecuencias de reloj.

Las piezas típicas que se pueden usar son:

• 74HC74
• 74LVC1G74
• Recursos internos de flip-flops en CPLD, FPGA o dispositivos lógicos de señal mixta

La división simple de reloj puede realizarse con un DFF. El encadenamiento permite dividir por potencias de 2.

División entera basada en contador

Cuando la relación de división requerida es mayor que 2, la implementación estándar es un contador síncrono con un bit de salida usado directamente o un conteo terminal decodificado utilizado para reiniciar el contador. Un bit de salida de contador binario proporciona un resultado limpio de división por 4, división por 8 o división por 16 con muy poca circuitería adicional. Una relación que no sea potencia de 2, como división por 3, división por 5 o división por 10, normalmente requiere decodificación de conteo y un registro de salida si el resultado debe comportarse como un reloj real.

Para diseños de señal mixta, el enfoque basado en contador es atractivo porque es compacto y fácil de implementar en lógica, dispositivos programables y algunos periféricos de temporizador. La desventaja aparece cuando un pulso decodificado se trata como un reloj distribuido. Las salidas de conteo terminal son pulsos estrechos, a menos que lógica adicional reconstruya una salida de onda cuadrada. Esa distinción importa cuando la señal dividida alimenta convertidores, relojes de interfaz o cualquier elemento con sensibilidad al ciclo de trabajo.

División de reloj basada en contador con un comparador.

Un reloj dividido por 10 para una interfaz de baja velocidad es un ejemplo típico. Un contador de década por sí solo puede generar la relación correcta, pero el formato de salida determina si el resultado es útil. Para un estrobo periódico, un pulso de conteo terminal puede ser suficiente. Para un dispositivo aguas abajo que espera una entrada de temporización de onda cuadrada, agregue un registro de salida o una etapa de conmutación y verifique el ciclo de trabajo resultante.

Divisor de relación impar con corrección de ciclo de trabajo

Las divisiones impares son donde los diseños simples se complican. Una salida de división por 3 tomada directamente de la decodificación del contador a menudo tiene un ciclo de trabajo bajo. Si un dispositivo aguas abajo espera algo más cercano al 50 %, un método diferente podría ser:

• Usar una pequeña máquina de estados síncrona que conmuta la salida después de intervalos de conteo alternos
• Usar tanto los flancos de subida como los de bajada del reloj fuente para construir una forma de onda corregida
• Operar a una frecuencia de reloj interna más alta y luego resincronizar la salida con un contador o registro

Una implementación práctica de división por 3 podría contar tres flancos de entrada y usar un segundo registro para reconstruir una forma de onda que permanezca alta durante 1,5 ciclos y baja durante 1,5 ciclos. Esto es común en la lógica de generación de reloj de ASIC/FPGA, pero menos común en la lógica simple a nivel de placa porque añade complejidad de temporización.

PLL divisor de salida fraccional

Un bucle de enganche de fase (PLL) puede actuar como divisor incluso cuando la salida permanece alineada en fase con la entrada. Este es uno de los métodos más útiles cuando el reloj dividido debe tener fase controlada y bajo skew con respecto a la fuente. Un PLL puede dividir manteniendo una relación definida con la referencia, y muchos dispositivos permiten multiplicación y división simultáneas para que puedan generarse varias frecuencias relacionadas a partir de una sola fuente.

Esta clase de solución pertenece a diseños donde la calidad del reloj es lo más importante. Es más compleja que un divisor lógico simple, pero las ventajas son un ciclo de trabajo controlado, menor skew entre múltiples salidas y una mejor integración con el ruteo del árbol de reloj. También reduce la tentación de construir una ruta de temporización sensible a lo analógico a partir de lógica de contador improvisada colocada junto a regiones ruidosas de conmutación digital.

Bloque de reloj de MCU o FPGA como divisor

En muchos sistemas, un divisor de reloj es simplemente un periférico de temporizador. Es posible generar un reloj arbitrario en una aplicación embebida en un MCU, sin configurar manualmente circuitos divisores con flip-flops. En un FPGA, el lugar correcto para dividir relojes suele estar dentro de los recursos dedicados de clocking en lugar de la lógica general, aunque puede hacerse con flip-flops como parte de un flujo de proceso o algoritmo, en lugar de recurrir a los recursos integrados de clocking del chip.

Esto proporciona una salida de onda cuadrada derivada del reloj principal del sistema. Es conveniente, pero no siempre equivale a un árbol de reloj dedicado de bajo skew. Normalmente está bien para periféricos de baja velocidad, generación de PWM o señales de temporización externas. Esta es la elección correcta cuando el resultado dividido debe comportarse como un reloj real dentro de la lógica programable y no solo como un pulso de habilitación más lento.

Recursos GreenPAK para división de reloj

Los dispositivos GreenPAK de Renesas cubren el espacio entre la lógica de función fija y las plataformas programables más grandes al integrar osciladores, macroceldas CNT/DLY, flip-flops D y LUT, junto con una interfaz analógica programable. Esto hace que estos procesadores de señal mixta sean totalmente programables y reconfigurables sobre la marcha, con aplicaciones como funciones de control local, tales como temporización de arranque, antirrebote y calificación de pulsos.

El SLG46537V es un ejemplo del portafolio de productos GreenPAK que permite implementar división de reloj junto con una amplia gama de funciones estándar de lógica y procesamiento analógico. El diagrama de bloques a continuación muestra las funciones analógicas disponibles con comparadores para procesar señales analógicas, y macroceldas internas para aplicar condiciones lógicas a entradas analógicas convertidas.

Diagrama de bloques del SLG46537V

Las herramientas de desarrollo de Renesas GreenPAK brindan a los diseñadores la capacidad de desarrollar CI totalmente personalizados de señal digital, analógica o mixta. Estos procesadores programables de señal mixta permiten consolidar funciones presentes en la circuitería de gestión de reloj y señales, lo que da lugar a sistemas más pequeños y eficientes. Para obtener más información, eche un vistazo a los componentes GreenPAK y a los ejemplos de referencia.

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