La inferencia en el dispositivo está transformando la pila de sensores

Adam J. Fleischer
|  Creado: Agosto 12, 2026
At a Glance
Este artículo explora cómo la inferencia en el dispositivo está transformando la forma en que operan los sensores, destacando el cambio del streaming tradicional al procesamiento local para lograr una mayor eficiencia y un mejor rendimiento. Con avances como los sistemas de activación por niveles y las técnicas mejoradas de cuantización, los sensores ahora se evalúan por la calidad de los datos que proporcionan a los modelos locales, y no solo por la limpieza de sus señales.
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La inferencia en el dispositivo está transformando la arquitectura de sensores

Conclusiones clave

  • Con la inferencia en el propio dispositivo, un sensor se valora más por lo que entrega a un modelo cercano que por la limpieza con la que transmite datos. 
  • El ancho de banda de memoria, no el TOPS máximo, limita la mayoría de los diseños edge, y la cuantización de 8 bits es la palanca para hacer que un modelo quepa en la memoria integrada.
  • En los diseños siempre activos, la eficiencia energética se logra con una activación por niveles: lleva cada decisión a la etapa más económica que pueda tomarla, porque mover datos cuesta más que la matemática.

La inferencia se traslada al dispositivo

La IA en el edge está pasando de pilotos a productos convencionales en 2026. De los aproximadamente 21 mil millones de dispositivos IoT conectados en servicio, la mayoría todavía envía sus datos fuera del dispositivo para su procesamiento. Pero el silicio diseñado específicamente para ello está trasladando ese trabajo al propio equipo: los primeros microcontroladores STM32 con una unidad de procesamiento neuronal dedicada (NPU) alcanzaron la producción en volumen a finales de 2024, y los módulos edge-AI de gama económica han bajado a niveles de precio que hacen de la inferencia local una opción predeterminada rentable.

Los sensores ahora alimentan a un modelo

Una vez que la inferencia se ejecuta localmente, un sensor se evalúa menos por lo limpiamente que digitaliza una señal y más por lo útil que es su salida para el modelo que tiene al lado. Esto tiene tres consecuencias:

Estos desarrollos también ayudan a proteger la privacidad. Los sensores de tiempo de vuelo y radar informan distancia y movimiento, no imágenes, y la visión dentro del sensor mantiene los píxeles brutos en el chip, de modo que un sensor de presencia puede hacer su trabajo sin que una señal de cámara salga nunca del componente.

El ancho de banda, no los TOPS, fija el techo

La cifra destacada de un componente de IA edge suele ser su valor TOPS (billones de operaciones por segundo), y es el dato equivocado para dimensionar un diseño. Dos aceleradores con la misma clasificación TOPS pueden ofrecer un rendimiento real muy diferente porque el rendimiento depende del ancho de banda de memoria, de los operadores que admite el silicio y de lo bien que el compilador del proveedor mapea su red sobre él. 

En la mayoría de los diseños edge, mover tensores es el factor limitante, de modo que el procesador se detiene esperando a la memoria mucho antes de quedarse sin capacidad de cálculo. La energía por inferencia, no el TOPS máximo, es la cifra que refleja lo que realmente ve una batería. Conviene pensar en dos regímenes, divididos por dónde vive el modelo: SRAM integrada o DRAM externa.

El régimen del microcontrolador

En un microcontrolador, el techo lo marca la SRAM integrada: a menudo solo de 256 KB a 512 KB. Ese presupuesto tiene que alojar las activaciones del modelo y los búferes de trabajo (los tensores de tiempo de ejecución), por lo que el modelo debe ser pequeño y estar cuantizado para caber, con los pesos almacenados en flash. La cuantización es la palanca: convertir los pesos de punto flotante de 32 bits a enteros de 8 bits reduce un modelo aproximadamente entre tres y cuatro veces con poca pérdida de precisión, lo suficiente para que una red de la clase MobileNet quede en alrededor de 1 MB de flash, mientras que la versión en punto flotante no cabría.

El régimen del SoC edge

En un SoC edge más grande que ejecuta pipelines de visión o un modelo de lenguaje pequeño, la restricción pasa a la LPDDR externa, donde la capacidad importa menos que la velocidad a la que pueden transmitirse pesos y activaciones. La memoria también es una cuestión de abastecimiento. La reasignación en 2026 de capacidad de DRAM hacia centros de datos de IA ha elevado los precios de la LPDDR y tensionado el suministro. Los proveedores libran la misma batalla del lado del ancho de banda: en mayo, Synaptics calificó el ancho de banda de memoria como el principal cuello de botella para la inferencia en el dispositivo de modelos de lenguaje y señaló la compresión agresiva de pesos como la vía para recuperar rendimiento.

Activa el chip grande al final

Mantener un sistema siempre activo sin agotar la batería se reduce a apilar detectores por coste: las etapas caras permanecen apagadas hasta que una más barata se gana el derecho a despertarlas. Lo que se ejecuta continuamente fija el consumo en reposo del sistema, así que el objetivo es hacer que esa etapa inferior sea lo más económica posible y permitir que controle todo lo que está por encima.

La capa del micrófono

Un micrófono MEMS inteligente ejecuta una red neuronal diminuta para la detección de actividad de voz con decenas de microamperios; luego escala a un modelo más profundo para detección de palabras clave solo cuando oye habla, y despierta al host solo después de eso.

La capa de movimiento

El núcleo de machine learning de una IMU clasifica la actividad en el propio sensor y genera una interrupción. El procesador host y cualquier acelerador permanecen en sueño profundo hasta que aparece una clase de interés.

La capa de presencia

Un radar de 60 GHz, como BGT60LTR11AIP de Infineon, o un sensor de tiempo de vuelo multizona gestiona la detección de presencia con procesamiento integrado, activando una cámara o un pipeline de visión completo solo cuando confirma que hay una persona.

El ahorro se aprecia en cómo estos productos pasan la mayor parte del tiempo: en reposo. Para tener una idea aproximada de la escala, un sistema que mantiene despierto a un host para escuchar consume miliamperios, mientras que una etapa frontal por niveles queda en reposo en decenas de microamperios y consume miliamperios solo durante una fracción de segundo cuando está ocurriendo algo. En una pila de botón, la diferencia entre estar siempre activo y funcionar por niveles es la diferencia entre días y años de vida útil.

Pon la inteligencia en la etapa más barata

En sensado, memoria y energía, la lógica de diseño se reduce a dos principios que deberían guiar la selección de componentes:

  • Resuelve cada decisión lo más abajo posible en la pila. Cada clasificación que una IMU, un micrófono o un sensor de presencia pueda resolver por sí solo es una para la que el host nunca tendrá que despertarse.
  • Mover datos cuesta más que la matemática. Los bytes empujados a través de un bus o hasta la nube consumen más energía que el propio cálculo, así que conviene preferir componentes que informen resultados en lugar de muestras brutas. 

Cada función que integras en el sensor es una que el procesador host, la memoria y la interfaz dejan de soportar. La contrapartida es la flexibilidad. Lleva inteligencia al sensor cuando la tarea sea estable y bien comprendida. Mantenla en el host cuando el modelo vaya a cambiar con frecuencia o necesite reentrenamiento en campo, donde volver a cargar el firmware resulta mejor que rediseñar un motor fijo. 

Para orientación sobre en qué parte de la pila debe ubicarse cada pieza de inteligencia, consulta The Edge-Sensing BOM: What to Spec, from IMUs to Interfaces, que recorre la BOM línea por línea: IMU, tiempo de vuelo, radar, micrófonos, hubs de sensores, memoria e interfaces.

Sobre el autor / Sobre la autora

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Adam Fleischer is a principal at etimes.com, a technology marketing consultancy that works with technology leaders – like Microsoft, SAP, IBM, and Arrow Electronics – as well as with small high-growth companies. Adam has been a tech geek since programming a lunar landing game on a DEC mainframe as a kid. Adam founded and for a decade acted as CEO of E.ON Interactive, a boutique award-winning creative interactive design agency in Silicon Valley. He holds an MBA from Stanford’s Graduate School of Business and a B.A. from Columbia University. Adam also has a background in performance magic and is currently on the executive team organizing an international conference on how performance magic inspires creativity in technology and science. 

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