Схемы и компоненты делителей частоты для смешанных аналогово-цифровых проектов

Деление тактовой частоты встречается в смешанных сигнальных системах по многим причинам. Например, один генератор или опорный источник обычно должен обслуживать несколько временных доменов с разной полосой пропускания, допустимым фазовым шумом и требованиями к положению фронтов. Микроконтроллеру может требоваться низкочастотный тактовый вход, АЦП — чистый тактовый сигнал выборки, а контуру управления — периодический стробирующий сигнал или опорный сигнал сравнения. Деление тактовой частоты используется в зависимости от требуемой скважности, добавочного джиттера, симметрии фронтов, ограничений трассировки и даже от того, сколько цифрового коммутационного шума инжектируется в соседние аналоговые цепи.

Ниже рассмотрены распространенные схемные и компонентные решения, используемые для реализации деления тактовой частоты. Некоторые из них представляют собой простые логические схемы на уровне платы, а некоторые встроены в программируемую логику или таймерные периферийные блоки, хотя их можно собрать и из дискретных компонентов. Для многих встраиваемых приложений, связанных с обработкой сигналов, или там, где к аналоговым сигналам применяются логические условия, реализация в цифровой логике имеет наибольший смысл 

Распространенные схемы делителей тактовой частоты

Деление на 2 с помощью D-триггера

Самой чистой схемой делителя по-прежнему остается каскад переключения с делением на 2, построенный на D-триггере. Реализация проста и показана ниже. Она формирует выходной сигнал со скважностью 50% и детерминированным положением фронтов относительно входа при условии соблюдения временных требований. Для смешанных сигнальных проектов на уровне платы это сильный вариант, когда цель — создать локальный тактовый сигнал с половинной частотой при минимальной глубине логики и предсказуемом поведении.

Это формирует выходной меандр, когда исходный тактовый сигнал стабилен, либо при использовании аналогового сигнала, прошедшего пороговую обработку (с помощью компаратора). Эта схема наиболее полезна, когда коэффициент деления точно равен 2 или небольшой степени 2 (требуется каскадирование), а выходной сигнал должен оставаться хорошо управляемым. Она обычно применяется перед логикой управления сериализатором, локальными конечными автоматами или в цепях синхронизации цифровых интерфейсов, где достаточно опорного сигнала с половинной частотой. Обратите внимание, что при каскадировании до степеней 2 задержка распространения накапливается, что может повлиять на рассогласование с другими сигналами на высоких тактовых частотах.

Обычно можно использовать следующие компоненты:

• 74HC74
• 74LVC1G74
• Внутренние ресурсы триггеров в CPLD, FPGA или смешанных сигнальных логических устройствах

Простое деление тактовой частоты можно выполнить с помощью DFF. Каскадирование позволяет делить на степени 2.

Целочисленное деление на основе счетчика

Когда требуемый коэффициент деления больше 2, стандартной реализацией является синхронный счетчик, в котором либо непосредственно используется выходной бит, либо декодированный сигнал конечного счета применяется для сброса счетчика. Выходной бит двоичного счетчика дает чистое деление на 4, 8 или 16 при минимуме дополнительной схемотехники. Для коэффициента, не являющегося степенью 2, например деления на 3, 5 или 10, обычно требуется декодирование счета и выходной регистр, если результат должен вести себя как полноценный тактовый сигнал.

Для смешанных сигнальных проектов подход со счетчиком привлекателен тем, что он компактен и легко реализуется в логике, программируемых устройствах и некоторых таймерных периферийных блоках. Недостаток проявляется, когда декодированный импульс рассматривается как распределяемый тактовый сигнал. Выходы конечного счета представляют собой узкие импульсы, если только дополнительная логика не восстанавливает на выходе меандр. Это различие важно, когда деленный сигнал подается на преобразователи, интерфейсные тактовые цепи или любые узлы, чувствительные к скважности.

Деление тактовой частоты на основе счетчика с компаратором.

Типичный пример — тактовый сигнал с делением на 10 для низкоскоростного интерфейса. Один только декадный счетчик может обеспечить правильный коэффициент, но полезность результата определяется форматом выходного сигнала. Для периодического строба импульса конечного счета может быть достаточно. Для последующего устройства, ожидающего меандр на входе синхронизации, добавьте выходной регистр или каскад переключения и проверьте итоговую скважность.

Делитель с нечетным коэффициентом и коррекцией скважности

Именно при нечетных коэффициентах простые конструкции становятся неудобными. Выходной сигнал с делением на 3, взятый напрямую из декодирования счетчика, часто имеет низкую скважность. Если последующее устройство ожидает что-то ближе к 50%, можно использовать другой метод:

• Использовать небольшой синхронный конечный автомат, который переключает выход после чередующихся интервалов счета
• Использовать как нарастающие, так и спадающие фронты исходного тактового сигнала для построения скорректированной формы сигнала
• Работать на более высокой внутренней тактовой частоте, а затем повторно синхронизировать выход с помощью счетчика или регистра

Практическая реализация деления на 3 может подсчитывать три входных фронта и использовать второй регистр для восстановления сигнала, который находится в высоком уровне 1,5 цикла и в низком уровне 1,5 цикла. Это часто встречается в логике генерации тактовых сигналов ASIC/FPGA, но реже — в простой логике на уровне платы, поскольку добавляет временную сложность.

Дробный выходной делитель PLL

Контур фазовой автоподстройки частоты (PLL) может работать как делитель, даже если выход остается фазово выровненным относительно входа. Это один из самых полезных методов, когда деленный тактовый сигнал должен иметь контролируемую фазу и малый перекос относительно источника. PLL может выполнять деление, сохраняя определенное соотношение с опорным сигналом, и многие устройства позволяют одновременно умножать и делить частоту, так что из одного источника можно генерировать несколько связанных частот.

Этот класс решений относится к проектам, где качество тактового сигнала наиболее важно. Он сложнее простого логического делителя, но преимущества заключаются в управляемой скважности, меньшем перекосе между несколькими выходами и лучшей интеграции с маршрутизацией тактового дерева. Это также снижает соблазн строить чувствительный к аналоговой части тракт синхронизации на базе произвольной счетчиковой логики, размещенной рядом с шумными зонами цифровых переключений.

Блок тактирования MCU или FPGA как делитель

Во многих системах делитель тактовой частоты — это просто таймерный периферийный блок. В приложении на MCU можно сгенерировать произвольный тактовый сигнал, не настраивая вручную схемы делителей на триггерах. В FPGA делить тактовые сигналы обычно правильно внутри специализированных ресурсов тактирования, а не в логике общего назначения, хотя это можно сделать и на триггерах как часть процесса или алгоритма, вместо использования встроенных ресурсов тактирования кристалла.

Это дает меандр, производный от основного системного тактового сигнала. Это удобно, но не всегда эквивалентно специализированному тактовому дереву с малым перекосом. Обычно этого достаточно для низкоскоростной периферии, генерации PWM или внешних временных сигналов. Это правильный выбор, когда результат деления должен вести себя как настоящий тактовый сигнал внутри программируемой логики, а не просто как более медленный импульс разрешения.

Ресурсы GreenPAK для деления тактовой частоты

Устройства Renesas GreenPAK заполняют промежуток между логикой с фиксированными функциями и более крупными программируемыми платформами, объединяя генераторы, макроячейки CNT/DLY, D-триггеры и LUT наряду с программируемым аналоговым интерфейсом. Это делает эти смешанные сигнальные процессоры полностью программируемыми и перенастраиваемыми на лету, с такими применениями, как локальные функции управления, например временные задержки при запуске, подавление дребезга и квалификация импульсов.

SLG46537V — один из примеров в портфеле продуктов GreenPAK, который позволяет реализовать деление тактовой частоты наряду с множеством стандартных функций логической и аналоговой обработки. На приведенной ниже структурной схеме показаны доступные аналоговые возможности, включая компараторы для обработки аналоговых сигналов, а также внутренние макроячейки для применения логических условий к преобразованным аналоговым входам.

Структурная схема SLG46537V

Инструменты разработки Renesas GreenPAK дают разработчикам возможность создавать полностью специализированные цифровые, аналоговые или смешанные сигнальные ИС. Эти программируемые смешанные сигнальные процессоры позволяют объединять функции, встречающиеся в схемах управления тактовыми и сигнальными цепями, что дает возможность создавать более компактные и эффективные системы. Чтобы узнать больше, ознакомьтесь с компонентами GreenPAK и справочными примерами.

• Узнайте больше о компонентах GreenPAK
• Посмотреть решения GreenPAK с двухполярным питанием

Если вам нужно создавать надежную силовую электронику или передовые цифровые системы, используйте полный набор функций проектирования печатных плат и CAD-инструменты мирового класса, предлагаемые Altium, для реализации ваших решений GreenPAK. Altium предоставляет ведущую в мире платформу для разработки электронных изделий, включающую лучшие в отрасли инструменты проектирования PCB и средства междисциплинарного взаимодействия для передовых проектных команд. Свяжитесь со специалистом Altium уже сегодня!