Circuits et composants diviseurs d’horloge pour les conceptions mixtes analogiques/numériques

La division d’horloge apparaît dans les systèmes mixtes analogique-numérique pour de nombreuses raisons. Par exemple, un oscillateur ou une source de référence doit généralement desservir plusieurs domaines temporels avec des largeurs de bande, des tolérances au bruit de phase et des exigences de positionnement des fronts différentes. Un microcontrôleur peut avoir besoin d’une entrée de temporisation à faible cadence, un ADC peut nécessiter une horloge d’échantillonnage propre, et une boucle de régulation peut nécessiter un strobe périodique ou une référence de comparaison. La division d’horloge sera utilisée selon le rapport cyclique requis, le jitter ajouté, la symétrie des fronts, les contraintes de routage, et même la quantité de bruit de commutation numérique injectée dans les circuits analogiques voisins.

Les exemples ci-dessous couvrent les choix de circuits et de composants couramment utilisés pour mettre en œuvre la division d’horloge. Certains sont de simples circuits logiques au niveau carte, tandis que d’autres sont intégrés dans la logique programmable ou dans des périphériques de temporisation, bien qu’ils puissent être réalisés à partir de composants discrets. Pour de nombreuses applications embarquées impliquant le traitement du signal, ou lorsque des conditions logiques sont appliquées à des signaux analogiques, une mise en œuvre en logique numérique est la plus pertinente 

Circuits diviseurs d’horloge courants

Division par 2 avec une bascule D

Le circuit diviseur le plus propre reste l’étage de basculement diviseur par 2 construit à partir d’une bascule D. La mise en œuvre est simple et est illustrée ci-dessous. Cela produit une sortie à rapport cyclique de 50 % avec un positionnement déterministe des fronts par rapport à l’entrée, en supposant que les exigences de temporisation sont respectées. Pour les conceptions mixtes analogique-numérique au niveau carte, c’est une excellente option lorsque l’objectif est de créer une horloge locale à demi-fréquence avec une profondeur logique minimale et un comportement prévisible.

Cela produit une sortie en onde carrée lorsque l’horloge source est stable, ou à partir d’un signal analogique seuillé (avec un comparateur). Ce circuit est particulièrement utile lorsque le rapport de division est exactement de 2 ou une petite puissance de 2 (nécessite une mise en cascade), et que la sortie doit conserver un bon comportement. Il est couramment utilisé en amont de la logique de commande de sérialiseur, des machines d’état locales ou de la temporisation d’interfaces numériques lorsqu’une référence à demi-fréquence est suffisante. Notez que la mise en cascade vers des puissances de 2 entraîne une accumulation du délai de propagation, ce qui peut affecter le skew avec d’autres signaux à des fréquences d’horloge élevées.

Les composants typiquement utilisables sont :

• 74HC74
• 74LVC1G74
• Ressources internes de bascules dans les CPLD, FPGA ou dispositifs logiques mixtes analogique-numérique

Une division d’horloge simple peut être réalisée avec une DFF. La mise en cascade permet une division par puissances de 2.

Division entière basée sur un compteur

Lorsque le rapport de division requis est supérieur à 2, l’implémentation standard consiste en un compteur synchrone avec soit un bit de sortie utilisé directement, soit un comptage terminal décodé utilisé pour réinitialiser le compteur. Un bit de sortie de compteur binaire fournit un résultat divisé par 4, divisé par 8 ou divisé par 16 propre avec très peu de circuit supplémentaire. Un rapport qui n’est pas une puissance de 2, comme divisé par 3, divisé par 5 ou divisé par 10, nécessite généralement un décodage du comptage et un registre de sortie si le résultat doit se comporter comme une véritable horloge.

Pour les conceptions mixtes analogique-numérique, l’approche par compteur est attrayante parce qu’elle est compacte et facile à mettre en œuvre en logique, dans des dispositifs programmables et dans certains périphériques de temporisation. Sa faiblesse apparaît lorsqu’une impulsion décodée est traitée comme une horloge distribuée. Les sorties de comptage terminal sont des impulsions étroites, sauf si une logique supplémentaire reconstruit une sortie en onde carrée. Cette distinction est importante lorsque le signal divisé alimente des convertisseurs, des horloges d’interface ou tout élément sensible au rapport cyclique.

Division d’horloge basée sur un compteur avec un comparateur.

Une horloge divisée par 10 pour une interface basse vitesse est un exemple typique. Un compteur décennal à lui seul peut générer le bon rapport, mais le format de sortie détermine si le résultat est exploitable. Pour un strobe périodique, une impulsion de comptage terminal peut suffire. Pour un dispositif en aval qui attend une entrée de temporisation en onde carrée, ajoutez un registre de sortie ou un étage de basculement et vérifiez le rapport cyclique obtenu.

Diviseur à rapport impair avec correction du rapport cyclique

Les divisions impaires sont là où les conceptions simples se compliquent. Une sortie divisée par 3 issue directement du décodage d’un compteur présente souvent un faible rapport cyclique. Si un dispositif en aval attend quelque chose de plus proche de 50 %, une autre méthode peut être :

• Utiliser une petite machine d’état synchrone qui bascule la sortie après des intervalles de comptage alternés
• Utiliser à la fois les fronts montants et descendants de l’horloge source pour construire une forme d’onde corrigée
• Fonctionner à une fréquence d’horloge interne plus élevée, puis resynchroniser la sortie avec un compteur ou un registre

Une implémentation pratique d’un diviseur par 3 peut compter trois fronts d’entrée et utiliser un second registre pour reconstruire une forme d’onde qui reste à l’état haut pendant 1,5 cycle et à l’état bas pendant 1,5 cycle. Cela est courant dans la logique de génération d’horloge ASIC/FPGA, mais moins fréquent dans la logique simple au niveau carte, car cela ajoute de la complexité de temporisation.

PLL diviseur de sortie fractionnaire

Une boucle à verrouillage de phase (PLL) peut agir comme un diviseur même lorsque la sortie reste alignée en phase avec l’entrée. C’est l’une des méthodes les plus utiles lorsque l’horloge divisée doit avoir une phase contrôlée et un faible skew par rapport à la source. Une PLL peut diviser tout en maintenant une relation définie avec la référence, et de nombreux dispositifs permettent une multiplication et une division simultanées afin de générer plusieurs fréquences liées à partir d’une seule source.

Cette classe de solution a sa place dans les conceptions où la qualité de l’horloge est primordiale. Elle est plus complexe qu’un simple diviseur logique, mais ses avantages sont un rapport cyclique contrôlé, un skew plus faible sur plusieurs sorties et une meilleure intégration avec le routage de l’arbre d’horloge. Elle réduit également la tentation de construire un chemin de temporisation sensible à l’analogique à partir d’une logique de compteur improvisée placée à côté de zones de commutation numérique bruyantes.

Bloc d’horloge MCU ou FPGA comme diviseur

Dans de nombreux systèmes, un diviseur d’horloge n’est qu’un périphérique de temporisation. Il est possible de générer une horloge arbitraire dans une application embarquée sur un MCU, sans configurer manuellement des circuits diviseurs à bascules. Dans un FPGA, l’endroit approprié pour diviser les horloges se situe généralement à l’intérieur des ressources d’horloge dédiées plutôt que dans la logique générale, mais cela peut se faire avec des bascules dans le cadre d’un flux de traitement ou d’un algorithme, plutôt qu’en s’appuyant sur les ressources d’horloge intégrées de la puce.

Cela fournit une sortie en onde carrée dérivée de l’horloge principale du système. C’est pratique, mais ce n’est pas toujours équivalent à un arbre d’horloge dédié à faible skew. C’est généralement acceptable pour les périphériques basse vitesse, la génération PWM ou les signaux de temporisation externes. C’est le bon choix lorsque le résultat divisé doit se comporter comme une véritable horloge à l’intérieur de la logique programmable plutôt que comme une simple impulsion d’activation plus lente.

Ressources GreenPAK pour la division d’horloge

Les dispositifs Renesas GreenPAK comblent l’écart entre la logique à fonction fixe et les plateformes programmables plus importantes en intégrant des oscillateurs, des macrocells CNT/DLY, des bascules D et des LUT, ainsi qu’une interface analogique programmable. Cela rend ces processeurs mixtes analogique-numérique entièrement programmables et reconfigurables à la volée, avec des applications telles que des fonctions de contrôle locales, comme la temporisation au démarrage, l’antirebond et la qualification d’impulsions.

Le SLG46537V est un exemple du portefeuille de produits GreenPAK qui permet de mettre en œuvre la division d’horloge en parallèle d’un ensemble de fonctions standard de logique et de traitement analogique. Le schéma fonctionnel ci-dessous présente les fonctions analogiques disponibles avec les comparateurs disponibles pour le traitement des signaux analogiques, ainsi que les macrocells internes permettant d’appliquer des conditions logiques aux entrées analogiques converties.

Schéma fonctionnel du SLG46537V

Les outils de développement de Renesas GreenPAK donnent aux concepteurs la possibilité de développer des CI numériques, analogiques ou mixtes entièrement personnalisés. Ces processeurs programmables mixtes analogique-numérique permettent de consolider des fonctions présentes dans les circuits de gestion d’horloge et de signal, autorisant ainsi des systèmes plus petits et plus efficaces. Pour en savoir plus, consultez les composants GreenPAK et les exemples de référence.

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