Chiplet e packaging avanzato: integrazione modulare per l’elettronica di nuova generazione

L’era del “più grande è meglio” nella progettazione dei semiconduttori ha ufficialmente raggiunto un limite. Per decenni, la legge di Moore, ossia l’osservazione secondo cui il numero di transistor su un microchip raddoppia ogni due anni, è stata sostenuta semplicemente riducendo le dimensioni dei componenti. Ma mentre ci spingiamo nei territori dei 3 nm e 2 nm, stiamo scoprendo che i tradizionali system-on-chip (SoC) monolitici (a die singolo) stanno diventando economicamente insostenibili. La produzione di chip enormi a die singolo su questi nodi di frontiera porta a un crollo delle rese; un singolo granello di polvere può rovinare un intero wafer di silicio grande come un piatto, facendo schizzare i costi a livelli astronomici.

La soluzione non riguarda solo quanti transistor si riescono a stipare su un unico pezzo di silicio, ma quanto efficacemente si riescono a collegare insieme pezzi diversi. Entra così in scena l’era dei chiplet e del packaging avanzato, una sorta di “lego-ficazione” modulare dell’elettronica destinata a democratizzare il calcolo ad alte prestazioni.

Punti chiave

• I chiplet sostituiscono i grandi SoC monolitici. Die più piccoli migliorano la resa, riducono i costi e consentono di combinare diversi nodi di processo in un unico package.
• Il packaging avanzato (2.5D e 3D) consente un’integrazione ad alta densità. Interposer affiancati e impilamento verticale aumentano le prestazioni, ma introducono importanti sfide termiche.
• La standardizzazione è essenziale. Interfacce come UCIe consentono ai chiplet di fornitori diversi di comunicare tra loro, riducendo il lock-in e favorendo un ecosistema più ampio.
• Affidabilità e approvvigionamento diventano ancora più critici. Test Known-Good-Die, metodi di dicing migliori e uno stretto coordinamento tra team di silicio, packaging e OSAT sono necessari per garantire il successo a livello di sistema.

Architettura: come impiliamo le carte

Il cambiamento architetturale fondamentale è la disaggregazione: suddividere un progetto grande e complesso in die funzionali più piccoli, noti come chiplet. Questo consente agli ingegneri di combinare i componenti in base alle esigenze specifiche, un concetto noto come integrazione eterogenea.

Per esempio, perché sprecare prezioso silicio a 5 nm per un die di I/O o un componente RF che funziona perfettamente con un processo a 28 nm? Separandoli, è possibile usare il nodo più conveniente per ogni funzione specifica all’interno dello stesso package.

Packaging 2.5D

Nel packaging 2.5D, i chiplet vengono posizionati affiancati su un interposer in silicio o su un bridge, come l’EMIB di Intel (embedded multi-die interconnect bridge). Queste strutture forniscono interconnessioni ad alta densità che permettono ai dati di fluire tra i die con una resistenza minima, inducendo di fatto il sistema a comportarsi come se fosse un unico pezzo di silicio.

Packaging 3.0D

Quando lo spazio orizzontale finisce, si passa alla verticale. Il packaging 3D prevede l’impilamento della memoria direttamente sopra la logica. Questo avviene tramite through-silicon vias (TSV), pilastri verticali di rame che attraversano il silicio per interconnettere gli strati. Questa integrazione verticale è l’arma definitiva contro la latenza, poiché colloca l’archiviazione dei dati a pochi micrometri dalla potenza di elaborazione.

Il problema del “sandwich termico”

Sebbene impilare i chip risolva il problema della latenza, crea un sandwich termico. In uno stack 3D, gli strati centrali restano intrappolati, senza un percorso diretto verso un dissipatore di calore. Questo non è solo un collo di bottiglia prestazionale, ma anche un incubo dal punto di vista dell’affidabilità. Il calore proveniente da un die logico ad alte prestazioni può trasferirsi a una memoria HBM (high bandwidth memory) sensibile, causando bit flip o corruzione permanente dei dati.

Hotspot localizzati, dove un’unità logico-aritmetica genera calore intenso, possono rapidamente superare la conducibilità termica del silicio circostante. Per risolvere il problema, gli ingegneri stanno adottando diverse soluzioni innovative:

• Floorplanning termicamente consapevole: mantenere i blocchi più caldi ai bordi del die per facilitare la dissipazione del calore.
• TSV termici: implementare via che trasportano calore anziché dati, agendo di fatto come radiatori interni del chip.
• Raffreddamento microfluidico attivo: nei casi estremi, i canali di raffreddamento vengono incisi direttamente nel silicio, consentendo al liquido refrigerante di scorrere nel cuore del chip.

Risolvere il problema dell’interconnessione “Torre di Babele”

Storicamente, il principale ostacolo a un ecosistema modulare è stato rappresentato da interfacce proprietarie e chiuse. Se acquistavi un chiplet dal Fornitore A, semplicemente non parlava la stessa lingua di uno del Fornitore B: una Torre di Babele tecnica che spesso lasciava gli ingegneri senza via d’uscita.

La standardizzazione sta finalmente arrivando in soccorso con UCIe (Universal Chiplet Interconnect Express). Questo standard aperto mira a creare un ecosistema plug-and-play, ma soprattutto offre una via d’uscita dalla trappola commerciale del lock-in del fornitore. Per gli operatori dell’elettronica di fascia media, questi ecosistemi aperti, supportati da gruppi come l’Open Compute Project, sono il Santo Graal, perché garantiscono di non restare ostaggio dell’ecosistema proprietario di un singolo fornitore.

Approvvigionamento e affidabilità: il Known-Good Die

In un sistema modulare, la posta in gioco nell’approvvigionamento è estremamente alta. Se si assembla un package con cinque chiplet e uno di essi è difettoso, l’intero assemblaggio, inclusi i quattro chip funzionanti e il costoso interposer, diventa scarto. Questo ha portato alla necessità logistica del Known-Good Die.

Per garantire l’affidabilità, i team di procurement e ingegneria devono andare oltre il probing standard:

1. WLBI (Wafer-Level Burn-In): stress test dei chip a livello di wafer per eliminare i guasti precoci prima del packaging.
2. Risultati ATPG elevati: richiedere ai fornitori risultati di Automatic Test Pattern Generation >99% per garantire l’integrità logica.
3. Integrità del dicing: valutare metodi come stealth dicing o plasma dicing al posto del tradizionale dicing meccanico, per evitare microfratture che potrebbero cedere sotto stress termico.
4. Binning termico: usare i die con la corrente di leakage più bassa specificamente al centro di uno stack 3D, dove il calore è più difficile da gestire.

Quando si approvvigionano questi componenti, è fondamentale usare strumenti come Octopart per assicurarsi che i componenti provengano da distributori autorizzati. Progettare un sistema modulare attorno a un chiplet prossimo alla fine del ciclo di vita è una ricetta per il disastro, quindi rigorosi controlli del ciclo di vita sono obbligatori durante la fase di procurement.

Collaborare con il Triangolo d’Oro

La complessità del packaging avanzato significa che l’approccio progettuale a silos è morto. È necessario entrare in un flusso di co-design in cui l’ingegnere del packaging esamina il floorplan del silicio prima del tape-out. Questa collaborazione tra il progettista IC, il progettista del package e l’OSAT (Outsourced Semiconductor Assembly and Test) viene spesso chiamata Triangolo d’Oro.

Quando si sceglie un OSAT (come Amkor, ASE o TSMC), assicurarsi che disponga di una roadmap chiara per hybrid bonding e assemblaggio wafer-to-wafer. Queste tecnologie rappresentano il futuro dell’integrazione ad alta densità.

Esiste anche un importante ostacolo commerciale: la domanda “chi paga?”. Se un die ad alte prestazioni da 500 dollari viene rovinato durante l’assemblaggio da un interposer in silicio difettoso da 50 dollari, chi copre il costo? Stabilire protocolli chiari con i partner sulle perdite di resa dal die al package è essenziale prima dell’avvio della produzione.

Design for Test e simulazione

Poiché non è possibile toccare fisicamente il centro di uno stack 3D con una sonda, la natura “black box” del packaging avanzato richiede un robusto Design for Test. Gli ingegneri devono incorporare JTAG e strutture di self-test interne nell’architettura stessa dei chiplet per diagnosticare i problemi dopo l’assemblaggio.

Inoltre, gli strumenti software sono diventati la spina dorsale di un’integrazione di successo. Piattaforme come Altium Develop offrono estensioni per alimentazione e integrità del segnale che consentono di simulare il profilo elettrico e termico dell’intero package come un unico sistema integrato. Simulare queste interazioni complesse prima della produzione è l’unico modo per evitare l’incubo di una costosa riprogettazione.

Il futuro è modulare

Il passaggio ai chiplet rappresenta il cambiamento più significativo nella filosofia dei semiconduttori degli ultimi decenni. Allontanandoci dall’approccio monolitico del “tutto su un solo chip”, stiamo aprendo la porta a un’elettronica più flessibile, conveniente e potente.

Il futuro dell’elettronica non è definito solo da ciò che viene inciso nel silicio, ma da quanto intelligentemente riusciamo a collegare tutto insieme. Per gli operatori di fascia media, questa rivoluzione modulare è la chiave per competere con i giganti, offrendo una strada verso il calcolo ad alte prestazioni senza il prezzo astronomico delle rese monolitiche a 2 nm.

Domande frequenti

Cosa sono i chiplet e perché stanno sostituendo i SoC monolitici?

I chiplet sono piccoli die funzionali che lavorano insieme all’interno di un unico package. Stanno sostituendo i grandi SoC monolitici perché die più piccoli offrono rese più elevate, costi inferiori e una migliore ottimizzazione del nodo di processo. Invece di usare costoso silicio a 3 nm o 5 nm per tutto, ogni chiplet può usare il nodo migliore per la propria funzione, consentendo progetti più efficienti e scalabili.

Qual è la differenza tra packaging 2.5D e 3D?

Il packaging 2.5D colloca i chiplet affiancati su un interposer o un bridge in silicio, consentendo connessioni ad alta larghezza di banda su distanze ridotte.

Il packaging 3D impila i die verticalmente usando TSV, portando memoria e logica estremamente vicine tra loro per una latenza ultra-bassa.

Gli ingegneri scelgono tra le due opzioni in base alle esigenze prestazionali, ai vincoli termici e alla complessità del sistema.

Perché la gestione termica è una sfida così importante nei circuiti integrati 3D?

L’impilamento dei die crea un sandwich termico, intrappolando il calore negli strati centrali. Questo può causare hotspot nel die logico, corruzione della memoria o guasti prematuri del dispositivo. Per gestire il calore, gli ingegneri si affidano a:

• floorplanning termicamente consapevole
• TSV termici (via che trasportano calore)
• raffreddamento microfluidico per i casi estremi

Questi metodi aiutano a mantenere prestazioni e affidabilità in stack 3D densi e ad alta potenza.

Che cos’è UCIe e perché è importante per gli ecosistemi di chiplet?

UCIe (Universal Chiplet Interconnect Express) è uno standard aperto di interconnessione die-to-die che consente ai chiplet di fornitori diversi di comunicare tra loro. Risolve il problema dell’interoperabilità creato dalle interfacce proprietarie e riduce il lock-in del fornitore. UCIe è essenziale per rendere possibile un vero mercato dei chiplet, in cui le aziende possono combinare componenti diversi per costruire sistemi modulari ad alte prestazioni.