Điện dung giữa các lớp và Cấu trúc xếp lớp PCB

Bài viết này nhằm cung cấp cái nhìn sâu sắc về dung lượng ghép mặt và hướng dẫn cho quá trình thiết kế xếp chồng PCB. Việc nhìn lại sự phát triển của công nghệ theo thời gian sẽ giúp ta thấy được nhu cầu đối với xếp chồng PCB đã thay đổi như thế nào.

Trong những ngày đầu của việc sản xuất PCB, các mạch logic chạy chậm đến mức mối quan tâm duy nhất là làm thế nào để tạo kết nối giữa các bộ phận logic hoặc rời rạc và cung cấp đường dẫn cho nguồn điện một chiều đến từng bộ phận. Tất cả những gì cần làm là cung cấp đủ lớp tín hiệu cho tất cả các dây, và đủ đồng trong các đường dẫn nguồn để cung cấp điện một chiều với tối thiểu sự sụt giảm hoặc hạ thấp. Không quan trọng vải thủy tinh được sử dụng trong lớp phủ và prepreg là gì, hệ thống nhựa là gì, hoặc mỗi miếng lớp phủ dày bao nhiêu. Mục tiêu là PCB có giá thấp nhất có thể chịu được quá trình hàn và đảm bảo độ tin cậy.

Cuối cùng, các IC trở nên đủ nhanh đến mức các vấn đề như phản xạ và nhiễu chéo trở nên quan trọng. Gia đình logic đã làm được điều này là ECL. Vào thời điểm đó, những người sử dụng chính của ECL là các công ty máy tính lớn như IBM, Control Data và Cray Research. Những công ty này có các kỹ sư trong biên chế đã thực hiện các tính toán trở kháng cần thiết để thiết kế các lớp chồng chất, và có cơ sở sản xuất PCB riêng bên trong vì thị trường công cộng chưa có khả năng kiểm soát quá trình sản xuất cần thiết để đáp ứng yêu cầu của họ.

Vào giữa những năm 1980, TTL, loại logic phổ biến nhất lúc bấy giờ, trở nên đủ nhanh đến mức phản xạ trở thành vấn đề yêu cầu PCB phải có trở kháng kiểm soát. Ít, nếu có, các kỹ sư thiết kế với TTL và CMOS hiểu cách đạt được PCB trở kháng kiểm soát, vì vậy họ yêu cầu nhà sản xuất cung cấp PCB với trở kháng biết trước, thường là 50 ohm. Các nhà sản xuất không có khả năng này vì bộ kỹ năng của họ bao gồm mạ, ăn mòn, lamination và khoan. Tuy nhiên, các kỹ sư yêu cầu nhà sản xuất thực hiện các tính toán trở kháng. Tác giả đã ở xung quanh trong thời gian này và đã dành nhiều giờ giúp các nhà sản xuất phát triển khả năng tính toán trở kháng. Kỹ năng của họ trong nhiệm vụ này rất thất thường và, trong nhiều trường hợp, vẫn còn như vậy ngày nay.

Ngay sau đó, sự nhiễu xạ giữa các đường mạch chạy cạnh nhau trở thành một vấn đề đòi hỏi các nhà thiết kế phải chú ý đến việc các đường mạch được đặt cách nhau như thế nào, cả về phía bên cạnh lẫn phía trên và dưới.

Vào giữa những năm 1990, tốc độ đã tăng lên đến mức độ mà hầu hết các sản phẩm đều không đạt được tiêu chuẩn EMI do nhu cầu về dung lượng điện môi hoạt động trên 100 Mhz. Không có tụ điện rời nào được đặt trên các đường ray nguồn có thể giải quyết vấn đề này do độ tự cảm của chúng khi lắp đặt. Điều này dẫn đến sự ra đời của cái được biết đến là dung lượng điện môi giữa các lớp hoặc dung lượng điện môi chôn giấu. Dung lượng điện môi giữa các lớp được tạo ra bằng cách đặt các lớp nguồn và lớp đất rất gần nhau, thường là ít hơn 3 mils.

Vì vậy, bây giờ chúng ta có ba yêu cầu đặt ra cho thiết kế xếp chồng: trở kháng kiểm soát, kiểm soát nhiễu xạ, và nhu cầu về dung lượng điện môi giữa các lớp. Một số nhà sản xuất có thể đạt được trở kháng đúng trong một bố cục xếp chồng, nhưng không có cách nào để họ tính toán cho hai yêu cầu còn lại. Trách nhiệm này nằm ở nhà thiết kế kỹ thuật, người duy nhất biết điều gì là cần thiết và làm thế nào để thực hiện sự kiểm soát cần thiết.

Vào giữa những năm 2000, tốc độ của nhiều cặp dây đối xứng trở nên nhanh đến mức vải thủy tinh được sử dụng trong lớp phủ và lớp dính có thể gây ra hiện tượng được biết đến là độ lệch pha, phá hủy tín hiệu. Độ lệch pha là sự không đồng nhất giữa hai bên của một cặp dây đối xứng khi chúng đến với bộ thu. Ngoài ra, sự mất mát trong lớp phủ bắt đầu ảnh hưởng đến những tín hiệu tốc độ cao này, buộc nhóm kỹ sư phải tìm kiếm lớp phủ ít mất mát phù hợp với mục tiêu giảm mất mát cũng như tất cả các yêu cầu trên. Một cuộc thảo luận chi tiết về các vật liệu có sẵn để đáp ứng tất cả những nhu cầu này được chứa đựng trong Chương 3 của tài liệu này.

Vì tất cả những lý do được thảo luận ở trên, kỹ sư thiết kế phải chịu trách nhiệm về thiết kế. Để làm điều này thành công, việc hiểu biết kỹ lưỡng về quy trình sản xuất và vật liệu là cần thiết. Phần này sẽ bao gồm tất cả các chủ đề liên quan đến thiết kế cấu trúc PCB đáp ứng bốn ràng buộc: điều khiển trở kháng, quản lý nhiễu chéo, tạo dung lượng nối mặt phẳng đủ và chỉ định loại vải phù hợp để quản lý độ lệch pha.

SẮP XẾP CÁC LỚP VỚI VIỆC TẠO DUNG LƯỢNG NỐI MẶT PHẲNG

Sau khi xác định số lượng các lớp nguồn, lớp mát và lớp tín hiệu cho một thiết kế cụ thể, việc sắp xếp chúng sao cho tuân thủ tất cả các quy tắc về tính toàn vẹn tín hiệu và đáp ứng nhu cầu cung cấp điện là một loạt các sự đánh đổi. Nếu có nhu cầu về dung lượng giữa các lớp, sẽ cần phải sắp xếp các lớp sao cho lớp mát và lớp điện áp được đặt gần nhau. Hình 2.1 là một ví dụ về việc đánh đổi giữa không gian định tuyến và dung lượng của lớp nguồn cho một PCB mười lớp. Cấu trúc chồng lớp ở phía bên trái của Hình 2.1 có sáu lớp tín hiệu, nhưng chỉ có một cặp lớp được đặt gần nhau. Điều này tốt cho không gian định tuyến, nhưng không tốt cho việc cung cấp điện nếu có nhu cầu về dung lượng giữa các lớp. Cấu trúc chồng lớp ở bên phải chỉ có bốn lớp định tuyến (hai lớp ngoài cùng quá xa lớp gần nhất để đạt được trở kháng phù hợp), nhưng bây giờ nó có hai bộ cặp lớp. Điều này tốt cho dung lượng giữa các lớp, nhưng không tốt cho không gian định tuyến.

Hình 2.1 Hai Cách Có Thể Sắp Xếp Các Lớp trong PCB Mười Lớp.

Trong cả hai trường hợp trên, tất cả các lớp tín hiệu đều được ghép với các lớp mặt phẳng qua các mảnh laminate ngoại trừ hai lớp ngoài cùng. Như đã đề cập trước đó, những lớp này sẽ quá xa so với mặt phẳng gần nhất để đạt được trở kháng phù hợp. Chúng có thể được sử dụng cho các đường dẫn nguồn và bệ đặt linh kiện.

Sau khi sắp xếp các lớp đã được xác định, bước tiếp theo là chọn độ dày của từng lớp điện môi để đạt được hiệu suất tốt nhất với chi phí thấp nhất. Để giảm thiểu nhiễu chéo, nên chọn laminate mỏng nhất đáp ứng mục tiêu SI cho khoảng cách giữa các lớp tín hiệu và các đối tác mặt phẳng của chúng. Sau khi điều này được thực hiện, độ rộng dấu vết cần thiết để đạt được trở kháng mục tiêu được tính toán. Tiếp theo, độ dày của prepreg giữa các mặt phẳng nguồn được chọn để đáp ứng yêu cầu điện áp đánh thủng, và cho phép đủ nhựa lấp đầy các khoảng trống trong các mặt phẳng liền kề. Thông thường, đây sẽ là một lớp thủy tinh đơn bắt đầu với độ dày ba mil và ép xuống còn khoảng 2.5 mils.

Trong ví dụ bên phải ở Hình 2.1, có ba lớp prepreg cần được chọn. Đó là lớp ở giữa bộ xếp và hai lớp ngay dưới các lớp ngoài cùng. (Các lớp ngoài cùng trong bộ xếp này không thể sử dụng làm lớp kiểm soát trở kháng, vì vậy chiều cao của chúng so với các mặt phẳng phía dưới không quan trọng.) Độ dày của cả ba khoảng trống này có thể được sử dụng để thêm vật liệu nhằm đạt được độ dày cuối cùng mong muốn vì sự thay đổi độ dày trong ba khu vực này ít ảnh hưởng đến hiệu suất tổng thể của PCB.

TÀI LIỆU XẾP CHỒNG PCB

Khi tốc độ của tín hiệu tiếp tục tăng, những yêu cầu đặt ra cho PCB trở nên phức tạp hơn. Một số yêu cầu, như đã đề cập ở trên là kiểm soát trở kháng, kiểm soát nhiễu chéo, dung lượng giữa các mặt phẳng, quản lý mất mát đường truyền, và kiểm soát kiểu dệt của thủy tinh.

Vì những lý do này, tài liệu yêu cầu cũng trở nên phức tạp hơn. Bản vẽ xếp chồng phải chứa nhiều thông tin hơn so với trước đây, và ghi chú chế tạo cần được mở rộng. Hình 2.2 là một ví dụ về lượng thông tin phải được bao gồm trong bản vẽ xếp chồng để đảm bảo PCB được chế tạo đúng cách. Lưu ý rằng không có thông tin về trở kháng trên bản vẽ xếp chồng. Lý do cho điều này là tất cả các yêu cầu khác cũng phải được đáp ứng. Do đó, bản vẽ xếp chồng chỉ định tổng mặt cắt của PCB đáp ứng tất cả các mục tiêu SI. Kỹ sư thiết kế phải xác định tất cả những điều này bao gồm trở kháng và chỉ định tổng mặt cắt.

Hình 2.2 Bản vẽ xếp chồng với thông tin đầy đủ

ĐIỆN DUNG GIỮA CÁC LỚP VÀ CÁC TÍNH TOÁN KHÁC CẦN THIẾT KHI THIẾT KẾ XẾP CHỒNG

Như đã đề cập trước đó, có một số tính toán phải được thực hiện để đưa ra bản vẽ xếp chồng cuối cùng và các quy tắc định tuyến cho một thiết kế. Trong số đó có;

• Trở kháng

• Khoảng cách chống nhiễu chéo

• Điện dung giữa các lớp cần thiết

• Mức mất tín hiệu trên đường dẫn cho phép

• Độ lệch cho phép

TÍNH TOÁN TRỞ KHÁNG

Phương pháp chính xác nhất để tính toán trở kháng là sử dụng công cụ áp dụng phương trình Maxwell. Phương pháp kém tin cậy nhất là sử dụng bất kỳ phương trình nào từng là lựa chọn duy nhất. Có một số sản phẩm trên thị trường sử dụng phương trình Maxwell trong bộ giải 2D. Bất kỳ sản phẩm nào trong số này cũng đều đưa ra kết quả chính xác miễn là sử dụng đúng hằng số điện môi. Hằng số điện môi chính xác cho mỗi loại laminate được lấy từ thông tin laminate của nhà sản xuất laminate. Bảng 2.1 là một tờ thông tin laminate tiêu biểu với hằng số điện môi (er hoặc Dk) theo chức năng của tần số. Lưu ý rằng Dk thay đổi theo cả hàm lượng nhựa và tần số. Việc sử dụng giá trị chính xác là điều cần thiết khi tính toán trở kháng. Thật không may, tác giả đã phát hiện ra rằng nhiều nhà sản xuất không sử dụng đúng giá trị Dk khi tính toán trở kháng, dẫn đến việc sản xuất PCB với trở kháng sai.

Thông tin được cung cấp bởi Isola

Bảng 2.1 Bảng Thông Tin Laminate Tiêu Biểu

Các công cụ tính toán trở kháng thường gặp trong ngành công nghiệp PCB bao gồm:

• Polar Instruments SI8000 và SI9000

• Mentor Graphics Hyperlynx

• Z-ZERO

• Cadence

• HFSS

• ADS

Tất cả các công cụ này đều sản xuất ra các trở kháng chính xác và có độ chính xác so sánh được với nhau. Polar SI8000 là công cụ được sử dụng phổ biến nhất tại các nhà sản xuất.

Một lựa chọn mới đã có sẵn kể từ khi phát hành Altium Designer^® 19, Stackup Manager sử dụng bộ giải Simbeor SFS cho các tính toán trở kháng chính xác với độ chính xác đã được kiểm chứng và có thể xác minh. Xem nó hoạt động: 

Xem thêm về độ chính xác của trở kháng và tổn thất tại ghi chú ứng dụng 2018_05 tại đây.

TÍNH TOÁN KHOẢNG CÁCH CHỐNG NHIỄU

Nhiễu chéo là sự tương tác không mong muốn giữa hai đường dẫn được đặt quá gần nhau. Các cấu trúc xếp chồng trong Hình 2.1 có các cặp lớp tín hiệu được đặt chồng lên nhau. Nếu một tín hiệu trong những lớp đó nằm trên một tín hiệu ở lớp kia, nhiễu chéo sẽ tăng lên nhanh chóng đến mức không thể chấp nhận được với tốc độ của công nghệ hiện tại mà không gây ra vấn đề nhiễu chéo. Chiến lược định tuyến an toàn duy nhất trong trường hợp này, là định tuyến một lớp theo hướng X và lớp kia theo hướng Y.

Khi các đường mạch chạy song song trên cùng một lớp, cần phải chú ý đảm bảo khoảng cách giữa các đường mạch và chiều cao của lớp gần nhất sao cho đáp ứng được mục tiêu về nhiễu chéo. Cách duy nhất để đạt được các quy tắc khoảng cách đáng tin cậy là sử dụng một trong những công cụ mô phỏng được thiết kế cho mục đích này. Các quy tắc như 2H hoặc 3H là tùy tiện và không an toàn để sử dụng.

TÍNH TOÁN ĐIỆN DUNG GIỮA CÁC LỚP

Điện dung giữa các lớp, tức là điện dung được hình thành bởi hai lớp gần nhau, đã được chứng minh là cần thiết để cung cấp dòng điện chuyển mạch nhanh cần thiết cho logic hiện đại để điều khiển các đường truyền và cung cấp dòng điện cho lõi IC. Việc không bao gồm đủ điện dung giữa các lớp trong thiết kế là nguồn gốc phổ biến nhất của các lỗi EMI.

Xác định lượng điện dung giữa các lớp cần thiết được thực hiện bằng cách sử dụng một trong những công cụ phân tích được thiết kế cho mục đích này. Thiết kế chồng lớp PCB không thể hoàn thành mà không thực hiện phân tích này.

MỨC ĐỘ MẤT MÁT TRÊN ĐƯỜNG MẠCH CHO PHÉP

Khi tốc độ của các liên kết dữ liệu tiếp tục tăng, khả năng suy giảm tín hiệu do mất mát dọc theo chiều dài của đường truyền tín hiệu, từ mất mát trong các điện mô và đồng có thể trở nên đáng kể. Việc quyết định liệu mất mát trên một đường truyền đề xuất có chấp nhận được dựa trên chiều rộng dấu vết và các tính chất mất mát của điện mô là một phân tích phức tạp đòi hỏi một công cụ như ADS, HFSS, Hyperlynx Gigahertz hoặc công cụ tương tự.

Có một số loại laminate trên thị trường đã được kỹ thuật để có mất mát rất thấp. Việc quyết định khi nào một thiết kế cần một trong những loại này phụ thuộc vào bốn yếu tố. Đó là:

• Chiều dài của đường truyền tín hiệu

• Nội dung tần số của tín hiệu này

• Khả năng của cặp phát/tiếp nhận để bù đắp cho mất mát

• Độ gồ ghề của đồng trong các mặt phẳng và trên các dấu vết

Chiều rộng dấu vết không nằm trong danh sách này vì đã được chứng minh rằng, cho phép chiều rộng dấu vết trong hầu hết các thiết kế, thay đổi chiều rộng dấu vết để giảm mất mát (làm cho các dấu vết rộng hơn), không phải là một phương pháp hữu ích để giảm mất mát.

ĐỘ LỆCH CHO PHÉP

Skew là sự lệch pha về thời gian giữa hai tín hiệu trong một cặp tín hiệu vi sai khi chúng đến với bộ thu. Nguồn gốc chính của sự lệch pha không mong muốn là do sự khác biệt về thời gian di chuyển trên mỗi đường dẫn do cách bố trí không đều của các sợi trong lớp dệt thủy tinh. Khi tốc độ của các liên kết cặp vi sai tiếp tục tăng lên, hiệu ứng của một lớp dệt không chính xác có thể khiến một thiết kế thất bại do skew quá mức. 

Bạn có muốn tìm hiểu thêm về cách Altium có thể giúp bạn với thiết kế PCB tiếp theo của mình không? Hãy nói chuyện với một chuyên gia tại Altium hoặc truy cập một trong những trang giải pháp tiện lợi của chúng tôi để được giúp đỡ với việc xếp lớp của bạn trong thiết kế PCB.