Kiến trúc Đa lớp Mới: Lưới Điện

Thật buồn cười khi chúng ta chấp nhận hiện trạng như là thực tại duy nhất bởi vì đó là sự tồn tại duy nhất mà chúng ta đã được tiếp xúc. Trong thiết kế mạch in, kiến trúc đa lớp là một hiện trạng như vậy. Nhưng đó không phải là kiến trúc duy nhất có thể hoạt động cho các thiết kế tốc độ cao. Tại Hewlett-Packard, chúng tôi đã thử nghiệm và triển khai một kiến trúc hiệu suất cao hơn dựa trên đặc điểm thiết kế RF. Điều này không phải là ngẫu nhiên, vì tổ chức thiết kế PCB của chúng tôi cũng chia sẻ nguồn lực với tổ chức thiết kế IC của mình. Một ngày nào đó, tôi đang xem xét một bài báo được viết bởi Tiến sĩ Leonard Shaper của HiDEC (một phần của Đại học Arkansas) về Hệ thống Nguồn Điện Lưới Kết nối (IMPS) [1,2,3]. Đây là một kiến trúc mật độ cao được tạo ra cho thiết kế các lớp nền MCM màng mỏng 2 lớp, nơi mỗi lớp chứa nguồn điện và mặt đất tín hiệu và không có các lớp phẳng. Trong những ngày đó, cách duy nhất để giảm xuống cỡ hình học 10 micron là sử dụng kim loại phun mỏng và công nghệ lý hóa ảnh bán dẫn. Tôi đã nghĩ vào thời điểm đó, “Tại sao chúng ta không thử điều này với cỡ hình học 5-mil (0.125mm) trên FR4 để xem nó có hoạt động không?” Hình 1 cho thấy ba kiến trúc và các quy tắc thiết kế.

Chúng tôi đã thử nghiệm kiến trúc trên một bảng mạch ổ đĩa 12 lớp hiện tại và đã hoàn thành thiết kế chỉ với 4 lớp (chúng tôi không di chuyển bất kỳ bộ phận nào).

WOW!—điều đó dễ dàng hơn chúng tôi nghĩ! Các bạn thiết kế IC của chúng tôi, nhìn qua vai, đã nhận xét, “Làm tốt lắm—đây là cách chúng tôi thiết kế mạch tích hợp”. Khách hàng RF của chúng tôi cũng nhận xét, “Không có gì mới—đây là cấu trúc dải đồng bằng bù đắp—đã sử dụng nó trong 30 năm!” Vì vậy, chúng tôi không phát minh ra điều gì mới (như chúng tôi đã biết khi chúng tôi cố gắng cấp bằng sáng chế cho nó) nhưng nó chắc chắn hoạt động tốt hơn và có mật độ cao hơn kiến trúc đa lớp thông thường trong khi cũng có một PDN cảm kháng thấp hơn. Chúng tôi gọi nó là “POWER MESH”, và giữ nó là bí mật ‘CỦA CHÚNG TÔI’!

HÌNH 1 a. Kiến trúc đa lớp thông thường; b. kiến trúc IMPS chỉ với 2 lớp kim loại; c. Kiến trúc HP Power Mesh của 4 lớp.

Kiểm Soát Trở Kháng

Hình 2a cho thấy mặt phẳng nguồn đơn. Bước tiếp theo là mặt phẳng nguồn chia (hình 2b). Power Mesh sử dụng cấu trúc đồng mặt phẳng RF để áp dụng tới 12 dải nguồn riêng biệt cho các lớp 3 và 4, nhưng theo hướng vuông góc (Hình 2c). Cùng một PDNs được kết nối với các lớp 2-3 bằng vias chôn (Hình 2d). Đường truyền tín hiệu cho việc định tuyến, dù là đơn cuối hay đôi cuối, là một vấn đề lớn với kiến trúc này. Như được thấy trong Hình 2 (hình 2e), tất cả các đường dẫn đều đồng mặt phẳng và được tham chiếu với mặt phẳng đất gần, nhưng cũng được ghép nối với nguồn. Hình 2f cho thấy các quy tắc thiết kế cho đường truyền 50 ohm và 100 ohm khác biệt.

Easy, Powerful, Modern

The world’s most trusted PCB design system.

Learn More

Hình 2. Cấu trúc dải đồng mặt phẳng lệch có nhiều ưu điểm cho tín hiệu tốc độ cao - nhiễu chéo thấp - trở kháng PDN thấp; .a.  

Bố cục và Thiết kế

Bố cục PCB không theo quy tắc thông thường nhưng lại rất trực tiếp. Sự khác biệt là trước tiên bạn tạo một lưới điện, trên đó bạn đặt các chân cấp điện cho các thiết bị trên lưới này, sau khi tính toán độ rộng của các đường dẫn điện. Để đảm bảo không có sự sụt áp, bạn sử dụng một lưới để kết nối tất cả các thiết bị trên lớp 1 và 4 bằng các via mù. Lưới PDN phải được hoàn thành theo cả chiều X & Y; được đưa trở lại nguồn điện của bạn sử dụng các via chôn. Lưới này hoạt động như một mặt phẳng trong đó điện có nhiều lộ trình đến các thiết bị.

Bảo vệ tất cả các kết nối điện và lưới và bắt đầu việc định tuyến tín hiệu trên các lớp X và Y. Việc ‘đẩy’ lưới điện là ‘OK’ nếu kết nối chân điện được duy trì. Khi việc định tuyến hoàn tất, tất cả các đường dẫn điện được mở rộng để lấp đầy tất cả không gian có sẵn (dưới dạng đa giác) để tối đa hóa dung lượng phân tán cho mỗi PDN. Hình 3 tóm tắt các bước thiết kế.

Hình 3. Quy trình thiết kế cho Power Mesh có các hoạt động quen thuộc nhưng được sắp xếp lại theo cách mà cấu trúc PM được thực hiện đầu tiên.

Ví dụ

Một trong nhiều ví dụ chúng tôi đã sử dụng để đào tạo các nhà thiết kế và kỹ sư được thấy trong Hình 4. Bản mạch đa lớp tốc độ cao này ban đầu được thiết kế với 12 lớp. Phiên bản lưới điện chỉ cần 4 lớp và hoàn thành chỉ trong 2 ngày, vì chúng tôi không di chuyển bất kỳ bộ phận nào. Trong các đánh giá sau này, chúng tôi nhận ra rằng nếu chúng tôi di chuyển 48% các bộ phận sang phía xa, bảng mạch có thể nhỏ gấp đôi - hoặc chúng tôi có thể ghép thêm một bảng mạch khác ở mặt sau.

Easy, Powerful, Modern

The world’s most trusted PCB design system.

Explore Solutions

Kiểm tra chức năng chỉ ra rằng crosstalk thấp hơn và trở kháng PDN thấp hơn, cùng với việc giảm chi phí từ 8 lớp xuống còn 4 lớp. Có thể mong đợi giảm chi phí hơn nữa nếu chúng tôi đặt nhiều linh kiện ở phía xa.

Không có bài báo nào được công bố về chủ đề này vì chúng tôi đã giữ nó là bí mật trong 30 năm!! Nhưng nếu bạn ‘Google’ “power mesh”, bạn sẽ thấy các bài viết về thiết kế IC. HÃY THỬ XEM!

Hình 4: Ví dụ về một bảng mạch đa lớp TH HS 12 lớp thông thường được thiết kế lại thành Power Mesh 4 lớp. (phân tích sau này chỉ ra rằng bảng mạch có thể nhỏ gấp đôi hoặc một TH thứ hai được tích hợp vào phiên bản PM này). A. Lớp 2 định tuyến Y của tín hiệu & PWR; b. Lớp 3 định tuyến X của tín hiệu và PWR; c. Hai trong số các lớp bên trong 12 lớp thông thường; d. Lớp 1 bề mặt đất rải và đất cho SMT bao gồm cả hình nhìn bên.

Tham khảo

Bạn có muốn tìm hiểu thêm về cách Altium có thể giúp bạn với thiết kế PCB tiếp theo của mình không?Hãy nói chuyện với chuyên gia tại Altium và tìm hiểu thêm vềcách lên kế hoạch cho bố cục đa lớp PCB của bạn trong Altium Designer^®.

1. L.W. Schaper, S. Ang, D.A. Arnn, J.P.Parkerson, “A Low-Cost Multichip Module Using Flex Substrate and Ball Grid Array,” Kỷ yếu của ICE về Multichip Modules, Denver, CO, tháng 4 năm 1996, tr. 28-32.

2. Schaper, L & Grover, M, “So sánh giữa Hệ thống Điện Lưới Kết nối (IMPS) và Cấu trúc Kết nối Dải Stripline Chôn dưới Lớp trong Bao bì Vi xử lý”, Hội thảo lần thứ 5 về Sự Lan truyền Tín hiệu trên Kết nối do IEEE tổ chức, tháng 6 năm 2000, San Francisco, CA

3. Schaper, L; Parkerson, J; Brown, W; & Ang, S; “Mô hình hóa và Phân tích Điện của Kết nối SHOCC (Seamless High Off-Chip Connectivity) không rời”, IEEE Transactions on Advanced Packaging, Tập.22, Số.3, tháng 8 năm 1999