Sử dụng Điểm Kết thúc để Kiểm soát Phản xạ

Trong một bài viết gồm hai phần trước, tôi đã thảo luận về phản xạ, nguồn gốc của chúng và chúng tác động như thế nào lên tín hiệu sử dụng một mạch CMOS 5V không kết thúc điển hình làm ví dụ. Như đã đề cập trước đây, thông tin này áp dụng cho bất kỳ họ logic nào. Bài viết này sẽ tập trung vào cách kiểm soát phản xạ thông qua việc sử dụng các loại kết thúc khác nhau. Bao gồm trong cuộc thảo luận này sẽ là mô tả về các tính chất của những kết thúc đó và loại nào hoạt động tốt nhất trong các triển khai thiết kế cụ thể.

Tổng Quan Nhanh

Trong bài viết được đề cập ở trên, phản xạ và hành vi của chúng trên đường truyền đã được thảo luận. Về cơ bản, đã được chứng minh rằng năng lượng EM di chuyển xuống đường truyền sẽ phản xạ dọc theo đường đó trừ khi nó được hấp thụ. Hai loại phản xạ—quá mức hoặc dưới mức—đã được thảo luận, và dữ liệu đã được cung cấp cho thấy dưới mức là vấn đề chính cần quan tâm.

Chỉ để ôn lại, ở phần trên của Hình 1, có một mạch CMOS 5V không kết thúc điều khiển một đường truyền 50-ohm.

Mạch này nhanh đến mức năng lượng phản xạ trên đường dây này khiến cho điện áp xuất hiện tại đầu vào của tải là gấp đôi mức điện áp ban đầu trên đường truyền. Trong quá trình này, việc gấp đôi đã vượt quá mức điện áp “1” tối đa cho phép là +5.7 volts.

Phần dưới của Hình 1 cho thấy cả cạnh tăng và cạnh giảm của mạch mẫu. Cạnh giảm cũng gấp đôi và đi xuống dưới mặt đất hơn 2 volts, vượt quá giới hạn điện áp là -0.7V.

Hai đường ngang cho thấy phạm vi tín hiệu tối đa cho phép. 

Lý do của điện áp quá mức là do kích thước của tín hiệu bắt đầu trên đường truyền quá lớn. Khi nó được gấp đôi, điện áp kết quả quá lớn. Giá trị của điện áp bắt đầu trên đường truyền được xác định bởi bộ chia điện áp được hình thành bởi trở kháng đầu ra của trình điều khiển và trở kháng của đường truyền như được hiển thị trong Hình 2.

Kết thúc Nối tiếp và Song song

Có một cách có thể thực hiện để làm cho hai trở kháng trong mạch tương đương được ghi chú ở trên có cùng kích thước. Để thực hiện điều này, tín hiệu khởi đầu 5-volt sẽ được chia đôi và tín hiệu bắt đầu di chuyển xuống dây sẽ là 2.5-volt, đúng là những gì cần thiết. Hình 3 cho thấy cách thực hiện điều này. 

Tỷ lệ chia được điều chỉnh bằng cách thêm một điện trở 25-ohm vào đầu ra của bộ điều khiển. Đây là một ví dụ về điện trở kết thúc dãy. 

Như trước, tín hiệu 2.5V di chuyển xuống dây truyền tải và đến một mạch mở. Mạch mở này không hấp thụ năng lượng trong trường EM. Trên chuyến đi ra ngoài, dung kháng nhiễu của dây truyền tải được sạc lên V/2 hay +2.5 volts. Trên chuyến đi trở về, dung kháng nhiễu được sạc đầy lên đến +5 volts. Khi trường EM trở lại nguồn, nó gặp mạch tương đương được hiển thị trong Hình 4.

Trong Hình 4, Zout là 25 và Zst (bộ kết thúc dạng series) là 25 ohm, tổng cộng là 50 ohm, và nguồn điện áp là một mạch ngắn. Trở kháng đường truyền là 50 ohm. Hiệu ứng này cung cấp một sự truyền dẫn hoàn hảo. Sự kết thúc 50 ohm hấp thụ toàn bộ năng lượng trong trường EM trả về nên không có sự phản xạ nào. Điều này có nghĩa là mạch ổn định ở +5 volt. Khi tín hiệu chuyển từ logic 1 sang logic 0, cùng một sự kiện diễn ra. Tải được cung cấp với một sóng vuông như đã dự định, và điện áp đầu vào của bộ phận không bị vi phạm.

Do đó, mạch trong Hình 3 được cho là đã được "kết thúc dạng series". Việc chuyển mạch kết quả thường được gọi là chuyển mạch sóng phản xạ bởi vì dữ liệu chỉ trở nên chính xác dọc theo đường dây khi sóng phản xạ đi qua trên đường trở lại nguồn. Như có thể thấy, hình dạng sóng điện áp ở mỗi đầu của đường dây là khác nhau. Chỉ có đầu tải của đường dây có mức logic hợp lệ mọi lúc. Ở bất cứ đâu giữa bộ điều khiển và tải, mức điện áp nằm giữa một 1 và một 0 trong một khoảng thời gian nào đó. Đây là trạng thái logic không hợp lệ. Do đó, tải nhạy cảm với cạnh như đầu vào đồng hồ không thể được đặt ở bất cứ đâu ngoại trừ ở cuối đường dây xa nhất từ bộ điều khiển.

Chuyển mạch sóng phản xạ trong Hình 3 là cơ sở cho bus PCI. Đây là phương pháp tiêu thụ công suất thấp nhất để thực hiện tín hiệu tốc độ cao. Tuy nhiên, có những hạn chế khi nó được sử dụng cho một bus như PCI. Hạn chế là thời gian của hai mức điện áp chuẩn trong khi tín hiệu thực hiện một chuyến đi vòng quanh bus.

Cho đến khi thời gian "chết" này trôi qua, không thể thực hiện các phép toán logic. Đây là lý do tại sao bus PCI 33 MHz ban đầu có giới hạn băng thông. Lượng hiệu suất CPU nhanh có sẵn cho người dùng bị hạn chế. Bus PCI 33 MHz ban đầu được cho phép dài 30 inch. Độ trễ chuyến đi vòng trên bus như vậy là 10 nanogiây. Tổng thời gian trong một chu kỳ đồng hồ chỉ là 30 nanogiây. Trên mỗi cạnh chuyển đổi, 10 nanogiây được tiêu thụ như thời gian chết. Điều này chỉ để lại 10 nanogiây cho hai mức logic. Tăng tần số đồng hồ không giảm thời gian chết. Nó chỉ giảm thời gian "dữ liệu tốt".

Chúng ta đã phát triển từ bus PCI 33 MHz sang hệ thống bus 66 MHz và 100 MHz. Điều này có thể được thực hiện nhờ vào những điều sau:

• Thông số kỹ thuật bus PCI 66 MHz quy định rằng chiều dài tối đa của bus không được vượt quá 9 inch. Độ trễ chuyến đi vòng của chiều dài bus này là 3 nanogiây. Trong chu kỳ đồng hồ 15 nanogiây này, chỉ có 6 nanogiây được sử dụng làm thời gian chết, 9 nanogiây còn lại cho các phép toán logic. Điều này đủ để đáp ứng nhu cầu chuyển mạch.
• Bus PCI 100 MHz có chu kỳ xung nhịp chỉ 10 nanogiây. Để điều này có thể hoạt động, chiều dài bus được giới hạn ở 5 inch hoặc độ trễ chuyến đi vòng quanh 3 nanogiây.

Cuộc thảo luận trên đây đặt ra một số điểm thú vị. Để sử dụng logic kết thúc chuỗi trong một hệ thống tổ chức bus, cần phải giảm kích thước hệ thống khi tần số xung nhịp tăng lên. Điều này giảm thiểu thời gian chết. Ở tần số xung nhịp trên 100 MHz, việc xây dựng hệ thống có ý nghĩa của loại này trở nên khó khăn. Vậy, làm thế nào mà siêu máy tính với tần số xung nhịp trên một GHz có thể hoạt động?

Nếu chúng ta giả định rằng năng lượng EM được hấp thụ ở cuối tải của đường truyền bằng cách đặt một điểm kết thúc ở đó như được hiển thị trong Hình 5, các sự kiện trong phần đầu của các hoạt động giống như tất cả các ví dụ trước đó. 

Điện áp băng ghế +3.3 volt được phóng xuống đường truyền dẫn như tín hiệu. 2 nanogiây sau, trường EM đến cuối tải của đường truyền. Hình 6 mô tả điều này cho cả cạnh tăng và cạnh giảm. Có cùng hình dạng sóng tại tất cả các điểm dọc theo đường truyền dẫn. Dường như không có trạng thái logic bất hợp pháp hay phản xạ nào. 

Rất tiếc, vì đây là mạch CMOS 5-volt, mức logic 1 tối thiểu cho dòng này là +4.2 volt. Mức logic 1 trong Hình 6 không đạt được mức này. Mặc dù không có sự phản xạ nào, mạch sẽ không hoạt động, vì vậy cần phải có biện pháp để nâng cao mức logic 1. Bộ chia được tạo bởi trở kháng đầu ra và trở kháng đường truyền đặt mức logic 1. Một trong những yếu tố này cần thay đổi. Việc thay đổi trở kháng đường truyền đủ để khắc phục vấn đề này là khó khăn, vì vậy trở kháng đầu ra của bộ điều khiển cần được giảm. Hình 7 mô tả điều này. 

Một trình điều khiển mới đã được tìm thấy với trở kháng đầu ra là 5 ohm. Lần này, mạch sử dụng trình điều khiển CMOS 3.3-volt. Như có thể thấy, điện áp trên bàn thử nghiệm, tức là logic 1, là 10/11 của V hoặc 3 volt. Đây là mức logic 1 phù hợp cho mạch này. Tất cả các điều kiện đã được đáp ứng và không có trạng thái logic bất hợp pháp nào. Ngoài ra, một tải có thể được đặt ở bất kỳ đâu dọc theo đường truyền với sự đảm bảo rằng nó luôn nhìn thấy một tín hiệu logic phù hợp. Điều này được gọi là kết thúc song song. Đây là phương pháp kết thúc được sử dụng cho tất cả các đường truyền logic tốc độ cao rất cao. Tuy nhiên, giao thức tín hiệu này cũng có nhược điểm về mặt tiêu thụ năng lượng. Với biên độ tín hiệu 3.3 volt, công suất trên mỗi đường tín hiệu tiếp cận 1/5 watt, quá cao để có thể sử dụng trong các hệ thống thực tế. Vì lý do này, biên độ tín hiệu của tất cả các họ logic dự định được triển khai cho kết thúc song song là nhỏ. Ví dụ, biên độ tín hiệu ECL khoảng 1 volt; biên độ tín hiệu GTL là 800 millivolt và biên độ tín hiệu LVDS là 400 millivolt.

Các gia đình logic cấp thấp trước đây hoạt động rất tốt ở tốc độ cao. Tuy nhiên, do biên độ tín hiệu nhỏ, chúng không có biên độ nhiễu lớn. Kết quả là, quản lý nhiễu trở thành một phần quan trọng của quá trình thiết kế. Điều này đặc biệt đúng khi có một hệ thống logic hỗn hợp chứa các mạch CMOS 3.3 volt hoặc 5 volt.

Quan trọng là phải nhớ rằng khi sử dụng kết thúc song song, điện áp băng ghế là điện áp logic 1. Để tạo ra một điện áp logic 1 đủ lớn cho hoạt động đúng đắn, trở kháng đầu ra của trình điều khiển phải nhỏ hơn nhiều so với trở kháng đường truyền.

Các Loại Kết Thúc Khác

Ngoài kết thúc chuỗi và kết thúc song song, đôi khi các loại kết thúc khác được đề xuất như giải pháp cho sự phản xạ. Những kết thúc đó bao gồm:

• Kết Thúc AC.
• Kết Thúc Diode.
• Kết Thúc Thevenin.

1. Mạng Thevenin như kéo lên hoặc kéo xuống.

• Kết Thúc Chuỗi và Song Song được sử dụng trên cùng một mạng.

Những kết thúc này và tính hợp lệ công nghệ của chúng, hoặc thiếu hụt của chúng, được xem xét dưới đây.

Các kết thúc AC đôi khi được đề xuất như một cách để kiểm soát hiện tượng nhân đôi điện áp ở đầu mở của đường truyền tín hiệu. Một kết thúc AC gắn điện trở kết thúc song song vào cuối mạch với một tụ điện nhỏ. Mục tiêu của phương pháp này là cung cấp kết thúc trong những thời điểm cạnh đang chuyển đổi và ngắt kết nối khi mức logic ở "trạng thái ổn định". Phương pháp này được phát minh ban đầu khi tốc độ cạnh của TTL trở nên đủ nhanh, vượt quá ¼ TEL (chiều dài điện tử chuyển tiếp) và gây ra điện áp quá mức tại các cổng đầu vào. Khi một kết thúc AC được gắn vào cuối mạch, kết quả là một cạnh tăng hoặc giảm có hằng số thời gian RC hiệu quả làm chậm cạnh đồng thời giới hạn sự vượt quá. Nếu sự suy giảm cạnh là chấp nhận được, một kết thúc AC có thể là cách để đối phó với các cạnh nhanh.

Trong Hình 8, phần trên của hình cho thấy cùng một mạch được chứa trong Hình 1 nhưng với một kết thúc AC. 

Như có thể thấy, khi giá trị của điện trở và tụ điện được chọn sao cho sự vượt quá không vượt quá Vdd +0.7 volts, tín hiệu bắt đầu trông giống như một sóng sin và các cạnh không còn sắc nét nữa.

Nếu tần số xung được tăng lên nhiều hơn 66 MHz trong ví dụ này, hình dạng sóng không chỉ trở nên giống với sóng sin hơn là sóng vuông, mà nó còn không còn khả năng duy trì biên độ tín hiệu yêu cầu. Vấn đề này xảy ra khi cố gắng sử dụng kết thúc AC với các mảng DRAM. Đây không phải là phương pháp hoạt động tốt ở tốc độ xung cao và thay vào đó chỉ nên được coi là giải pháp "băng dính" cho một mạch nên được thiết kế ngay từ đầu với một kết thúc chuỗi hoặc song song thực sự.

Kết thúc bằng diode ở phía cuối bên nhận của đường truyền thay vì kết thúc bằng điện trở là một ví dụ khác về cách tiếp cận băng dính. Thay vì thiết kế đường truyền với các kết thúc phù hợp ngăn chặn sự vượt quá mức quá mức, một cặp diode được gắn vào giữa dây tín hiệu và hai thanh góp điện và được hướng sao cho khi sự vượt quá mức vượt qua Vdd, một diode sẽ hoạt động như một kẹp. Điều này được thể hiện trong Hình 9.

Khi sự vượt quá mức cố gắng đi xuống dưới Vss (Nguồn cung cấp điện áp), diode khác sẽ hoạt động như một kẹp. Phương pháp này có hiệu quả tuy nhiên các diode phải là diode Shottky để có thể kích hoạt đủ nhanh. Ngoài ra, chi phí cho mỗi dòng của phương pháp cụ thể này khá cao.

Các kết thúc song song được mô tả cho đến nay đã được kết nối với mặt đất. Đây là một mặt đất biểu tượng vì các kết thúc song song thực tế luôn kết nối với một điện áp kết thúc đặc biệt không phải mặt đất, Vdd (Voltage drain) hoặc Vee (Voltage emitter). Trong trường hợp của ECL, hoạt động giữa mặt đất và -5.2 volts, các điện trở kết thúc thực sự được kết nối với nguồn cung cấp Vtt (Voltage termination) đặc biệt là -2.0 volts. Các kết thúc GTL kết nối với +1.2 volts trong khi các kết thúc song song cho CMOS 2.2 volt kết nối với +1.1 volts.

Khi sử dụng các họ logic được đề cập ở trên, cần phải thêm một nguồn cung cấp điện và một mặt phẳng điện để cung cấp các điện áp kết thúc cần thiết. Nếu chỉ có một vài mạch cần kết thúc song song, như trường hợp khi sử dụng PECL cho giao diện với bộ thu phát, điều này tương đương với một chi phí lớn cho chỉ vài dòng.

Một cách tiếp cận khác cho vấn đề này là sử dụng một mạng lưới hai điện trở để mô phỏng trở kháng kết thúc và điện áp kết thúc. Điều này được gọi là tương đương Thevenin và nó được mô tả trong Hình 10.

Để xác định giá trị của các điện trở cần thiết để tạo ra điện áp và trở kháng tương đương, cần phải giải hai phương trình được trình bày trong hình vẽ này. Tại đây, Vcc là điện áp từ nguồn cung cấp được kết nối với cực thu (collector) của một transistor đa cực. Vt là biến áp điện áp.

Mạng Thevenin có thể được sử dụng để tạo một mạch kéo lên đến một điện áp khác với Vdd hoặc một mạch kéo xuống đến một điện áp khác với mặt đất. Một ví dụ về điều này là mạng điện trở trên backplane của bus VME.

Hình 11 là một ví dụ về mạng kéo lên. 

Một đầu ra TTL có đầu ra không đối xứng. Trở kháng của đầu ra khi nó chuyển từ 1 sang 0 thấp hơn nhiều so với khi nó chuyển từ 0 sang 1. Do sự thiếu đối xứng này, thời gian tăng có thể quá chậm để đáp ứng các biên độ thời gian. Việc thêm một mạch kéo lên đến +3V, là giá trị tối đa của 1 cho TTL, cung cấp thêm năng lượng để sạc dòng điện. Điều này tạo ra một cạnh tăng cải thiện trong khi cạnh giảm chỉ bị suy giảm vừa phải.

Bảng 1 mô tả tất cả các cách kết thúc một đường truyền và các đặc điểm hoạt động cụ thể của chúng.

Hình 12 cho thấy vị trí của mỗi điểm kết thúc trên mạng lưới.

Trong khi có năm loại kết thúc được liệt kê trong Bảng 1, chỉ có ba trong số đó thực sự hữu ích. Bao gồm: kết thúc dạng chuỗi, kết thúc dạng song song, và kết thúc tương đương Thevenin dạng song song. 

Tất cả logic được dùng cho tín hiệu tốc độ cao đều có thể được xử lý bằng một trong những loại kết thúc trên. Nếu một bộ quy tắc thiết kế dường như yêu cầu kết thúc AC hoặc kết thúc bằng diode, thì nên xem xét lại quá trình ra quyết định để xác định tại sao việc sử dụng chúng được chỉ định. Có khả năng cao là một lỗi đã được tạo ra khi các quy tắc thiết kế được xây dựng. 

Trong hầu hết các lớp học của chúng tôi, đã có quan điểm rằng cả kết thúc dạng chuỗi và kết thúc dạng song song đều cần thiết trên một mạng lưới. Hình 13 là một mạng ECL có kết thúc dạng chuỗi ở đầu ra của bộ điều khiển và kết thúc dạng song song ở đầu cuối tải. 

Như có thể thấy, tín hiệu đến tải không bao giờ đạt đến -0.8 volt cần thiết cho một logic 1 của ECL. Điều này xảy ra bởi vì sự kết thúc dạng chuỗi và đường truyền đã chia nhỏ tín hiệu đầu ra trước khi nó bắt đầu di chuyển xuống đường truyền. Bởi vì có một sự kết thúc dạng song song ở phía cuối tải, không có cách nào để tín hiệu này nhân đôi như một cách để đạt được một logic 1 đúng đắn. Trong trường hợp này, "sự kết thúc dạng chuỗi" đóng vai trò như một điện trở hạn chế dòng điện, đó là điều mong muốn.

Thật không may, đường truyền cũng coi đó như là một sự kết thúc dạng chuỗi.

Ngoại lệ của các Quy tắc

Như thường xảy ra khi thiết kế các hệ thống điện tử tốc độ cao, có những ngoại lệ cho các quy tắc trên. Có những trường hợp khi một sự kết thúc cần thiết ở cả hai đầu của đường truyền. Hai ví dụ về điều này là một trình điều khiển video có một bộ theo dõi phát xạ cho đầu ra cũng như các trình điều khiển OC-48.

Chi tiết thiết kế cho cả hai trường hợp này được mô tả dưới đây.

Trong trường hợp của một trình điều khiển video, các bộ theo dõi phát xạ có xu hướng dao động. Một phương pháp phổ biến để ngăn chặn điều này là đặt một điện trở nhỏ nối tiếp với bộ phát xạ khi nó điều khiển đường truyền.

Khi việc này được thực hiện, vấn đề về tín hiệu được giải quyết bằng cách thiết kế bộ khuếch đại video sao cho nó tạo ra một điện áp khởi đầu lớn hơn.

Với các trình điều khiển OC-48, có những phản xạ nhỏ, được tạo ra bởi các khiếm khuyết như các kết nối trong đường truyền tín hiệu. Những phản xạ nhỏ này quay trở lại trình điều khiển, thường là một nguồn dòng giả định. Điều này có nghĩa là trình điều khiển có trở kháng đầu ra cao. Năng lượng trong những phản xạ nhỏ được đề cập trước đó được phản xạ bởi trở kháng cao của trình điều khiển và di chuyển trở lại về phía tải. Khi đến tải, những phản xạ này cộng dồn vào jitter. Bằng cách điều chỉnh trở kháng đầu ra của trình điều khiển sao cho nó khớp chính xác với trở kháng của đường dây, những phản xạ nhỏ được hấp thụ và jitter được cải thiện. Hai đầu của đường truyền tín hiệu được kết thúc sao cho đầu trình điều khiển có một kết thúc dạng chuỗi và đầu tải có một kết thúc dạng song song. Tại đây, thiết kế trình điều khiển phải tính đến những yếu tố này. Tuy nhiên, cần lưu ý rằng với các thành phần có sẵn trên thị trường, không có cách nào để điều chỉnh các đặc tính của trình điều khiển sao cho cả hai loại kết thúc dạng chuỗi và dạng song song có thể được sử dụng.

Tóm tắt

Để kiểm soát phản xạ, hai lựa chọn khả thi là kết thúc song song, kết thúc nối tiếp hoặc, với một số họ logic, kết thúc song song tương đương Thevenin. Mặc dù các loại kết thúc khác tồn tại, chúng thường là các giải pháp tạm thời ít được ưa chuộng hơn so với việc thiết kế mạch ban đầu với các kết thúc song song hoặc nối tiếp được đặt đúng cách.

Có thêm câu hỏi? Gọi cho chuyên gia tại Altium hoặc khám phá thêm về đường truyền và kết thúc trong thiết kế tốc độ cao với Altium Designer®.

Tài liệu tham khảo:

Ritchey, Lee W. và Zasio, John J., “Right The First Time, A Practical Handbook on High-Speed PCB and System Design, Volume 1.”