Componentes ADC/DAC con una interfaz JESD204

Creado: Deciembre 1, 2022
Actualizado: Julio 1, 2024

Muchos sistemas más simples incluirán alguna capacidad de señal mixta, que a veces se integra en el controlador anfitrión a través de un ADC. Para un muestreo más preciso o rápido, a menudo se utilizará un ADC externo, incluidos en sistemas que requieren un muestreo muy rápido o síntesis con tasas de operación de GSps. ¿Qué sucede cuando estas capacidades necesitan implementarse en múltiples conversores de datos, todos los cuales podrían estar operando a tasas de muestra muy rápidas y sincronizados con un oscilador de referencia?

Para sistemas avanzados de señal mixta con múltiples conversores de datos, no podemos depender de buses sincrónicos de fuente más simples o interfaces seriales genéricas. Afortunadamente, JEDEC desarrolló una interfaz especializada justo para este tipo de situación: la interfaz JESD204. Esta interfaz está destinada a facilitar las dificultades de enrutamiento asociadas con el uso de carriles LVDS al imponer sincronización en múltiples conversores de datos sin limitar las tasas de muestra a valores bajos.

Este artículo esbozará los requisitos de diseño importantes presentes en la interfaz JESD204 para su uso con múltiples ADCs y/o DACs operando a tasas de muestra rápidas. La clave que une este tipo de sistema es el controlador anfitrión, que es un FPGA con la interfaz instanciada desde IP del proveedor.

Acerca de la Interfaz JESD204

Los ADCs y DACs pueden operar a tasas de muestreo muy altas si es necesario, alcanzando fácilmente el rango de GSps (giga-muestras por segundo). Esta es una tasa de muestreo muy alta que es apropiada para adquirir señales RF (con un ADC) o generar formas de onda a tasas de repetición RF (con un DAC). Cuando un sistema está operando con un solo conversor de datos, se puede utilizar una interfaz serial rápida para enviar/recibir datos desde/hacia un controlador anfitrión del sistema. Sin embargo, cuando hay múltiples conversores de datos presentes en un sistema, a menudo se necesita sincronización, y esto es difícil de imponer en una interfaz serial como LVDS.

Aquí es donde entra en juego la interfaz JESD204. Esta interfaz estandarizada, publicada por JEDEC, fue desarrollada para reemplazar el uso de enlaces LVDS entre conversores de datos, así como entre cada conversor de datos y un anfitrión del sistema. La revisión más reciente del estándar (Rev C, o JESD204C) define un protocolo serial que se puede utilizar para sincronizar múltiples ADCs y/o DACs operando a una alta tasa de muestra. Las funciones primarias que se pueden sincronizar son el muestreo de señales, la síntesis y el tiempo a través de múltiples conversores de datos.

Debido a que la interfaz JESD204 fue desarrollada como un reemplazo para LVDS con ADCs/DACs, vale la pena comparar la implementación de estas dos interfaces en múltiples conversores de datos:

Los componentes ADC/DAC que admiten la interfaz JESD204 tendrán el bloque de E/S integrado directamente en el dado, mientras que el controlador anfitrión del sistema tendrá la interfaz instanciada en la tela de interconexión FPGA. Para asegurar la sincronización del sistema, los ADCs/DACs con una interfaz JESD204 incluirán pines SYNC/SYSREF dedicados para admitir el disparo del reloj desde un dispositivo JESD204C o JESD204B, respectivamente.

Ventajas de JESD204

Puede que no sea obvio a partir de la tabla anterior, pero la principal ventaja de la interfaz JESD204 para múltiples conversores de datos es su método de sincronización. La topología de un sistema compatible con JESD204 implica un muestreo sincrónico en todos los dispositivos a través de su distribución de oscilador de referencia, como se describe en el diagrama de bloques a continuación. Esto sincroniza todos los conversores de datos al mismo reloj que el controlador anfitrión, y por lo tanto, el muestreo/síntesis se temporiza al mismo reloj que el sistema anfitrión.

El muestreo/síntesis se activa en conversores de datos individuales con un pin SYNC, que luego conduce los datos a fluir desde conversores de datos individuales hacia el controlador anfitrión. Los flujos de datos tienen sus propios relojes integrados, por lo que la interfaz puede desfasar automáticamente los dos flujos de datos. Esta es la razón por la cual las líneas de datos diferenciales de cada conversor de datos no requieren coincidencia de longitud con una interfaz JESD204. Técnicamente, el mismo tipo de característica de desfase podría agregarse a un conjunto de ADCs/DACs en cascada que usen LVDS, pero esto requeriría calcular el desfase en software o en lógica.

Si observas la distribución de reloj/sincronización entre la fuente de reloj, el controlador anfitrión y los conversores de datos, habrá un presupuesto de desfase permitido para la interfaz JESD204 instanciada en el procesador principal. Este presupuesto de desajuste de desfase entre las trazas más largas y más cortas en la interfaz debe estar dentro de algún valor máximo de desfase que pueda ser compensado por el esquema de sincronización de la interfaz. Si se opera dentro del presupuesto de desfase, la interfaz podrá detectar los desajustes entre los flujos de datos entrantes resultantes en los canales de DATOS, y el desfase puede ser compensado en lógica. Esto produce la verdadera diferencia de fase entre las señales muestreadas.

Varios ADCs/DACs JESD204 vs. Componentes Multicanal

Si estás familiarizado con los ADCs/DACs, entonces deberías saber que estos componentes a menudo tienen múltiples canales de entrada/salida para la adquisición/generación de señales. Dado que este es el caso, es justo hacer la pregunta: ¿cuál es la ventaja de usar ADCs separados con una interfaz como JESD204 en comparación con usar un único ADC/DAC multicanal?

Algunos de los desafíos presentes en el uso de un ADC multicanal vs. ADCs individuales incluyen:

Interferencia entre canales
Coincidencia de ganancia, desplazamiento y rango dinámico
Muestreo entrelazado
Disipación de potencia y calor

Los mismos desafíos pueden estar presentes en un DAC multicanal. Estos componentes pueden ofrecer docenas de canales en un solo chip, por lo que permiten densidades muy altas cuando se requieren. Sin embargo, hay algunas condiciones que vienen con esa libertad de diseño. Cabe destacar que hay ADCs multicanal que incluyen una interfaz JESD204. Las ventajas de cada enfoque se describen a continuación.

Esencialmente, un ADC multicanal con una única referencia controlable puede no ofrecer la flexibilidad para adquirir o generar diferentes tipos de señales en términos de desplazamiento, nivel de ruido (resolución, rango dinámico y/o ganancia). Con ADCs separados, las características de muestreo/síntesis se pueden establecer de manera independiente, aunque esto aumenta el número de componentes para cada interfaz. Por lo tanto, el principal compromiso es una menor densidad. Sin embargo, esta menor densidad es necesaria para reducir el diafonía.

La consideración importante proviene de la diafonía como función de la frecuencia. En frecuencias de RF, la diafonía entre canales será más intensa que en frecuencias más bajas, y tal diafonía se reflejará a través de los canales en un ADC que utilizaría muestreo simultáneo. La solución sería utilizar muestreo entrelazado, pero ahora pierdes totalmente la capacidad de detectar desfases entre canales precisamente porque no se están muestreando simultáneamente. Esto también debería ilustrar la ventaja de una interfaz compatible con JESD204 para múltiples conversores de datos: determinación precisa de la fase en frecuencias de RF.

Ejemplo de Componentes Compatibles con JESD204

Hay muchos componentes en el mercado disponibles que ofrecen tasas de muestreo rápidas con una interfaz JESD204B o JESD204C. Los componentes más nuevos con una interfaz JESD204C todavía están llegando al mercado, y algunos ejemplos de estos se presentarán a continuación.

Analog Devices AD9207BBPZ-6G

El AD9207BBPZ-6G de Analog Devices es un ADC dual de 12 bits con una tasa de muestreo máxima que alcanza los 6 GSps. La interfaz de transmisión de datos en este componente es seleccionable entre JESD204B o JESD204C, con la tasa máxima de transmisión de datos alcanzando los máximos compatibles con el estándar de la interfaz de 15.5 Gbps (JESD204B) o 24.75 Gbps (JESD204C) agregados a través de 8 carriles. Para controlar el ruido común de modo de entrada, este componente dual utiliza una interfaz de entrada diferencial de 1.475 Vpp con un reloj de muestreo de alta frecuencia generado con un PLL integrado. La resolución de muestreo también es seleccionable entre 8, 12, 16 y 24 bits dependiendo del modo JESD204B o JESD204C. Una versión más nueva de este componente, el AD9213BBPZ-6G, ofrece muchas de las mismas capacidades pero con una tasa de muestreo de hasta 10.25 GSps.

Texas Instruments ADC12QJ1600AAVQ1

El ADC12QJ1600AAVQ1 de Texas Instruments es un ADC rápido con una tasa de muestreo máxima que alcanza 1.6 GSps con arquitectura no entrelazada. El componente es un ADC de cuatro canales con interfaz JESD204C que soporta de 2 a 8 (cuatro/dos canales) o de 1 a 4 (un solo canal) carriles serdes a una tasa de datos máxima de 17.16 Gbps (codificación 64B/66B o 8B/10B). El ancho de banda de entrada a plena potencia de -3 dB es de 6 GHz, lo que proporciona una respuesta en frecuencia plana para sistemas basados en recepción de pulsos lidar FMCW u otros. Este ancho de banda de entrada también es adecuado para el muestreo directo de RF en las bandas L y S.

Texas Instruments DAC38RF86IAAVR

El DAC38RF86IAAVR de Texas Instruments es un DAC compatible con JESD204 con una resolución de 14 bits y una tasa de muestreo máxima de 9 GSps. El componente ofrece una síntesis directa de señales de banda base o señales de difusión para su uso en aplicaciones como radar o comunicaciones inalámbricas. El dispositivo proporciona salida de extremo único con un balun integrado. El reloj interno se logra con un NCO integrado, permitiendo el uso de un oscilador de referencia de menor frecuencia. Para ayudar en la implementación de una interfaz JESD204 para estos componentes, Texas Instruments proporciona IP para su uso en el desarrollo de FPGA.

Otros Componentes que Soportan Convertidores de Datos

Los sistemas que utilizan convertidores de datos operando a frecuencias muy altas son altamente especializados y pueden requerir muchos otros componentes en una cadena de señal para asegurar la adquisición de señales precisa. Estos componentes incluyen interfaces digitales con interfaces analógicas, por lo que las prácticas utilizadas en el diseño de PCB requieren aislamiento entre estas secciones de la placa, y esto a veces motiva el uso de filtros o terminación en serie excesiva en algunas redes.

Algunos de los otros componentes que los diseñadores podrían necesitar para soportar la adquisición/síntesis de señales en cascada incluyen:

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