Chiplets y empaquetado avanzado: integración modular para la electrónica de próxima generación

La era de “más grande es mejor” en el diseño de semiconductores ha chocado oficialmente contra un muro. Durante décadas, la Ley de Moore —la observación de que el número de transistores en un microchip se duplica cada dos años— se sostuvo simplemente reduciendo el tamaño de los componentes. Pero, a medida que avanzamos hacia los nodos de 3 nm y 2 nm, estamos descubriendo que los sistemas en chip (SoC) monolíticos tradicionales (de un solo dado) se están volviendo económicamente insostenibles. Fabricar chips masivos de un solo dado en estos nodos de vanguardia provoca una caída drástica del rendimiento; una sola mota de polvo puede arruinar una oblea completa de silicio del tamaño de un plato, haciendo que los costos se disparen.

La solución ya no depende solo de cuántos transistores se puedan meter en una sola pieza de silicio, sino de qué tan eficazmente se puedan unir distintas piezas entre sí. Entra en escena la era de los chiplets y del empaquetado avanzado, una “lego-ficación” modular de la electrónica que está llamada a democratizar la computación de alto rendimiento.

Puntos clave

• Los chiplets sustituyen a los grandes SoC monolíticos. Los dados más pequeños mejoran el rendimiento, reducen el costo y permiten combinar distintos nodos de proceso en un mismo encapsulado.
• El empaquetado avanzado (2.5D y 3D) permite una integración de alta densidad. Los interposers lado a lado y el apilamiento vertical aumentan el rendimiento, pero introducen importantes desafíos térmicos.
• La estandarización es esencial. Interfaces como UCIe permiten que chiplets de distintos proveedores se comuniquen entre sí, reduciendo la dependencia de un solo fabricante y habilitando un ecosistema más amplio.
• La fiabilidad y el abastecimiento se vuelven más críticos. Las pruebas de Known-Good-Die, mejores métodos de dicing y una estrecha coordinación entre los equipos de silicio, empaquetado y OSAT son necesarios para garantizar el éxito a nivel de sistema.

Arquitectura: cómo apilar las cartas a nuestro favor

El cambio fundamental en la arquitectura es la desagregación: dividir un diseño grande y complejo en dados funcionales más pequeños, conocidos como chiplets. Esto permite a los ingenieros combinar y adaptar componentes según sus necesidades específicas, un concepto conocido como integración heterogénea.

Por ejemplo, ¿por qué desperdiciar valioso silicio de 5 nm en un dado de E/S o en un componente de RF que funciona perfectamente bien en un proceso de 28 nm? Al separarlos, se puede usar el nodo más rentable para cada función específica dentro del mismo encapsulado.

Empaquetado 2.5D

En el empaquetado 2.5D, los chiplets se colocan uno al lado del otro sobre un interposer de silicio o un puente, como el EMIB de Intel (embedded multi-die interconnect bridge). Estas estructuras proporcionan interconexiones de alta densidad que permiten que los datos fluyan entre dados con una resistencia mínima, engañando de forma efectiva al sistema para que crea que se trata de una sola pieza de silicio.

Empaquetado 3.0D

Cuando se agota el espacio horizontal, pasamos a la vertical. El empaquetado 3D implica apilar memoria directamente sobre la lógica. Esto se logra mediante vías a través del silicio (TSV), pilares verticales de cobre que atraviesan el silicio para interconectar las capas. Esta integración vertical es el arma definitiva contra la latencia, al situar el almacenamiento de datos a apenas unos micrómetros de la capacidad de procesamiento.

El problema del sándwich térmico

Aunque apilar chips resuelve el problema de la latencia, crea un sándwich térmico. En una pila 3D, las capas intermedias quedan atrapadas, sin una ruta directa hacia un disipador térmico. Esto no solo es un cuello de botella de rendimiento, sino también una pesadilla de fiabilidad. El calor de un dado lógico de alto rendimiento puede transferirse a una memoria sensible de alto ancho de banda (HBM), provocando cambios de bit o corrupción permanente de datos.

Los puntos calientes localizados, donde una unidad aritmético-lógica genera calor intenso, pueden superar rápidamente la conductividad térmica del silicio circundante. Para resolverlo, los ingenieros están recurriendo a varias soluciones innovadoras:

• Planificación de planta con conciencia térmica: mantener los bloques más calientes en los bordes del dado para facilitar la disipación del calor.
• TSV térmicas: implementar vías que transportan calor en lugar de datos, actuando esencialmente como radiadores internos del chip.
• Refrigeración microfluídica activa: en casos extremos, se graban canales de refrigeración directamente en el silicio, permitiendo que un refrigerante líquido fluya por el corazón del chip.

Resolver el problema de interconexión de la Torre de Babel

Históricamente, la mayor barrera para un ecosistema modular han sido las interfaces propietarias y secretas. Si comprabas un chiplet del Proveedor A, simplemente no hablaba el mismo idioma que uno del Proveedor B: una Torre de Babel técnica que a menudo dejaba a los ingenieros sin salida.

La estandarización finalmente viene al rescate con UCIe (Universal Chiplet Interconnect Express). Este estándar abierto busca crear un ecosistema plug-and-play, pero, más importante aún, ofrece una salida a la trampa comercial de la dependencia de un proveedor. Para los actores del mercado medio de la electrónica, estos ecosistemas abiertos, respaldados por grupos como el Open Compute Project, son el santo grial, ya que garantizan que no queden rehén del ecosistema propietario de un único proveedor.

Abastecimiento y fiabilidad: el Known-Good Die

En un sistema modular, lo que está en juego en el abastecimiento es increíblemente alto. Si se está ensamblando un encapsulado con cinco chiplets y uno de ellos sale defectuoso, todo el conjunto, incluidos los otros cuatro chips funcionales y el costoso interposer, se convierte en chatarra. Esto ha llevado al requisito logístico del Known-Good Die.

Para garantizar la fiabilidad, los equipos de compras e ingeniería deben ir más allá del probing estándar:

1. WLBI (Wafer-Level Burn-In): pruebas de estrés a nivel de oblea para eliminar fallos tempranos antes del empaquetado.
2. Altos resultados de ATPG: exigir resultados de Generación Automática de Patrones de Prueba superiores al 99 % por parte de los proveedores para asegurar la integridad lógica.
3. Integridad del dicing: evaluar métodos como el stealth dicing o el plasma dicing frente al dicing mecánico tradicional para evitar microfracturas que podrían fallar bajo estrés térmico.
4. Clasificación térmica: usar los dados con la menor corriente de fuga específicamente en el centro de una pila 3D, donde el calor es más difícil de gestionar.

Al abastecer estos componentes, es vital utilizar herramientas como Octopart para garantizar que las piezas se obtengan a través de distribuidores autorizados. Diseñar un sistema modular en torno a un chiplet que se acerca al final de su vida útil es una receta para el desastre, por lo que las comprobaciones rigurosas del ciclo de vida son obligatorias durante la fase de adquisición.

Asociarse con el Triángulo de Oro

La complejidad del empaquetado avanzado significa que el enfoque de diseño en silos ha muerto. Es necesario entrar en un flujo de codiseño en el que el ingeniero de empaquetado revise el floorplan del silicio antes del tape-out. Esta colaboración entre el diseñador de CI, el diseñador del encapsulado y el OSAT (Outsourced Semiconductor Assembly and Test) suele llamarse el Triángulo de Oro.

Al elegir un OSAT (como Amkor, ASE o TSMC), asegúrese de que tenga una hoja de ruta clara para el hybrid bonding y el ensamblaje oblea a oblea. Estas tecnologías son el futuro de la integración de alta densidad.

También existe un obstáculo comercial importante: la pregunta de “¿quién paga?”. Si un dado de alto rendimiento de 500 dólares se arruina durante el ensamblaje por culpa de un interposer de silicio defectuoso de 50 dólares, ¿quién cubre el costo? Establecer protocolos claros de pérdida de rendimiento de dado a encapsulado con sus socios es esencial antes de que comience la producción.

Diseño para prueba y simulación

Dado que no se puede tocar físicamente el centro de una pila 3D con una sonda, la naturaleza de caja negra del empaquetado avanzado exige un sólido Diseño para Prueba. Los ingenieros deben incorporar estructuras JTAG y de autoprueba interna dentro de la propia arquitectura del chiplet para diagnosticar problemas después del ensamblaje.

Además, las herramientas de software se han convertido en la columna vertebral de una integración exitosa. Plataformas como Altium Develop ofrecen extensiones de potencia e integridad de señal que permiten simular el perfil eléctrico y térmico de todo el encapsulado como un sistema único y unificado. Simular estas complejas interacciones antes de la fabricación es la única forma de evitar la pesadilla de un rediseño costoso.

El futuro es modular

El cambio hacia los chiplets representa la transformación más significativa en la filosofía de los semiconductores en décadas. Al alejarnos del enfoque monolítico de ponerlo todo en un solo chip, estamos abriendo la puerta a una electrónica más flexible, rentable y potente.

El futuro de la electrónica no solo está definido por lo que se graba en el silicio, sino por lo inteligentemente que podamos unirlo todo. Para los actores del mercado medio, esta revolución modular es la clave para competir con los gigantes, proporcionando un camino hacia la computación de alto rendimiento sin la etiqueta de precio astronómica de los rendimientos monolíticos de 2 nm.

Preguntas frecuentes

¿Qué son los chiplets y por qué están sustituyendo a los SoC monolíticos?

Los chiplets son pequeños dados funcionales que trabajan juntos dentro de un único encapsulado. Sustituyen a los grandes SoC monolíticos porque los dados más pequeños ofrecen mayor rendimiento, menor costo y una mejor optimización del nodo de proceso. En lugar de usar costoso silicio de 3 nm o 5 nm para todo, cada chiplet puede usar el mejor nodo para su función, lo que permite diseños más eficientes y escalables.

¿Cuál es la diferencia entre el empaquetado 2.5D y 3D?

El empaquetado 2.5D coloca los chiplets uno al lado del otro sobre un interposer o puente de silicio, permitiendo conexiones de alto ancho de banda a corta distancia.

El empaquetado 3D apila los dados verticalmente mediante TSV, acercando extremadamente la memoria y la lógica para lograr una latencia ultrabaja.

Los ingenieros eligen entre ambos en función de las necesidades de rendimiento, las restricciones térmicas y la complejidad del sistema.

¿Por qué la gestión térmica es un desafío tan importante en los CI 3D?

Apilar dados crea un sándwich térmico, atrapando el calor en las capas intermedias. Esto puede causar puntos calientes en los dados lógicos, corrupción de memoria o fallos prematuros del dispositivo. Para gestionar el calor, los ingenieros recurren a:

• Planificación de planta con conciencia térmica
• TSV térmicas (vías que transportan calor)
• Refrigeración microfluídica para casos extremos

Estos métodos ayudan a mantener el rendimiento y la fiabilidad en pilas 3D densas y de alta potencia.

¿Qué es UCIe y por qué es importante para los ecosistemas de chiplets?

UCIe (Universal Chiplet Interconnect Express) es un estándar abierto de interconexión dado a dado que permite que chiplets de distintos proveedores se comuniquen. Resuelve el problema de interoperabilidad creado por las interfaces propietarias y reduce la dependencia de un proveedor. UCIe es esencial para habilitar un verdadero mercado de chiplets, donde las empresas puedan combinar componentes para construir sistemas modulares y de alto rendimiento.