Nueva Arquitectura Multicapa: Malla de Potencia

Es curioso cómo aceptamos el statu quo como la única realidad simplemente porque es la única existencia que hemos conocido. En el diseño de circuitos impresos, la arquitectura multicapa es uno de esos statu quo. Pero no es la única arquitectura que funcionará para diseños de alta velocidad. En Hewlett-Packard, experimentamos e implementamos una arquitectura de mayor rendimiento basada en características de Diseño RF. No fue por accidente, ya que nuestra organización de diseño de PCB también compartía recursos con nuestra organización de diseño de IC. Un día, estaba revisando un artículo escrito por el Dr. Leonard Shaper de HiDEC (parte de la Univ. de Arkansas) sobre el Sistema de Energía de Malla Interconectada (IMPS) [1,2,3]. Esta era una arquitectura de alta densidad creada para el diseño de sustratos MCM de película delgada de 2 capas, donde cada capa contenía tierra de potencia y tierra de señal y no había planos. En aquellos días, la única forma de alcanzar geometrías de 10 micrones era emplear metales pulverizados finos y litografía de fotobarniz de semiconductores. Pensé en ese momento, “¿Por qué no probamos esto con geometrías de 5 mil (0.125mm) en FR4 para ver si funcionará?” La Figura 1 muestra las tres arquitecturas y las reglas de diseño.

Probamos la arquitectura en una placa de disco de 12 capas actual y logramos completar el diseño con solo 4 capas (no movimos ninguna pieza).

¡WOW!—fue más fácil de lo que pensábamos. Nuestros amigos diseñadores de IC, mirando por encima del hombro, comentaron, "Bien hecho— así es como diseñamos los circuitos integrados". Nuestros clientes de RF también comentaron, "Nada nuevo—esta es una estructura de línea de transmisión coplanar con desplazamiento—¡la hemos estado usando durante 30 años!" Así que, no inventamos algo nuevo (como aprendimos cuando intentamos patentarlo) pero definitivamente funcionó mejor y tuvo densidades más altas que la arquitectura multicapa convencional, además de tener un PDN de inductancia más baja. Lo llamamos “POWER MESH”, ¡y lo mantuvimos como ‘NUESTRO’ secreto!

FIGURA 1 a. La arquitectura multicapa convencional; b. la arquitectura IMPS de solo 2 capas metálicas; c. La arquitectura HP Power Mesh de 4 capas.

Control de Impedancia

La Figura 2a muestra el plano de potencia único. El siguiente paso es un plano de potencia dividido (fig2b). Power Mesh utiliza estructuras coplanares de RF para aplicar hasta 12 raíles de potencia separados en las capas 3 y 4, pero ortogonales (Fig2c). Los mismos PDN están conectados a las capas 2-3 con vías enterradas (Fig2d). Las líneas de transmisión para el enrutamiento, ya sea de extremo único o diferencial, fue una preocupación importante con esta arquitectura. Como se ve en la Figura 2 (fig2e), todos los trazos son coplanares y referenciados al plano de tierra cercano, pero también acoplados a la potencia. Fig2f muestra las reglas de diseño para diferenciales de 50 ohmios y 100 ohmios.

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Figura 2. La estructura de línea de banda coplanar desplazada tiene muchas ventajas para señales de alta velocidad: baja diafonía, bajas impedancias de PDN; .a.

Diseño y Layout

El diseño de PCB es poco convencional pero directo. La diferencia es que primero creas una red de alimentación, sobre la cual colocas los pines de alimentación para los dispositivos en esta red, después de calcular el ancho de las pistas de alimentación. Para asegurar que no haya caída de voltaje, usas una malla para conectar todos los dispositivos en la capa 1 y 4 mediante vías ciegas. La malla de PDN debe completarse en X & Y; dirigida de vuelta a tus fuentes de alimentación usando vías enterradas. Esta malla actúa como un plano en el sentido de que la alimentación tiene varias rutas hacia los dispositivos.

Protege todas las conexiones de alimentación y la malla y comienza el enrutamiento de señales en las capas X e Y. Está ‘bien’ ‘empujar’ la malla de alimentación si se mantiene la conexión del pin de alimentación. Una vez que el enrutamiento está completo, todas las pistas de alimentación se expanden para llenar todos los espacios disponibles (como polígonos) para maximizar la capacitancia distribuida para cada PDN. La Figura 3 es un resumen de los pasos de diseño.

Figura 3. El proceso de diseño para la Malla de Alimentación tiene actividades familiares pero reorganizadas en términos de que la estructura de PM se hace primero.

Ejemplo

Uno de los muchos ejemplos que utilizamos para entrenar a diseñadores e ingenieros se muestra en la Figura 4. Este multilayer de alta velocidad fue originalmente diseñado con 12 capas. La versión con malla de alimentación necesitó solo 4 capas y se completó en solo 2 días, ya que no movimos ninguna parte. En revisiones posteriores nos dimos cuenta de que si movíamos el 48% de las partes al lado opuesto, la placa podría ser la mitad de tamaño - o podríamos fusionar una segunda placa en la parte trasera.

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Las pruebas funcionales indicaron una menor diafonía y una menor impedancia de la red de distribución de potencia (PDN), junto con las reducciones de costos de 8 capas a 4 capas. Se podrían esperar más reducciones de costos si colocáramos muchos de los componentes en el lado opuesto.

¡No hay publicaciones sobre este tema ya que lo mantuvimos en secreto durante 30 años! Pero si buscas en Google “power mesh”, verás artículos sobre diseño de IC. ¡INTÉNTALO!

Figura 4: Un ejemplo de un rediseño de un multilayer TH HS convencional de 12 capas a un Power Mesh de 4 capas. (análisis posteriores indicaron que la placa podría ser la mitad de tamaño o integrar un segundo TH en esta versión PM). A. Enrutamiento de señal y PWR en Capa-2 en dirección Y; b. Enrutamiento de señal y PWR en Capa-3 en dirección X; c. Dos de las capas internas del convencional de 12 capas; d. Capa-1 con superficie de conexión a tierra y tierras SMT incluyendo vista lateral.

Referencias

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1. L.W. Schaper, S. Ang, D.A. Arnn, J.P.Parkerson, “Un Módulo Multichip de Bajo Costo Usando Substrato Flex y Ball Grid Array”, Actas de la ICE sobre Módulos Multichip, Denver, CO, abril de 1996, pp. 28-32.

2. Schaper, L & Grover, M, "Comparación del Sistema de Potencia de Malla Interconectada (IMPS) y las Topologías de Interconexión de Líneas Enterradas en el Empaquetado de Microprocesadores", 5º Taller IEEE sobre Propagación de Señales en Interconexiones, junio de 2000, San Francisco, CA

3. Schaper, L; Parkerson, J; Brown, W; & Ang, S; "Modelado y Análisis Eléctrico de Interconexiones de Alta Conectividad Fuera del Chip (SHOCC) sin Interrupciones", Transacciones IEEE sobre Empaquetado Avanzado, Vol.22, NO.3, agosto de 1999