Estrategias de enrutamiento de PCB para apilamientos de alto número de capas

Las estrategias utilizadas para el enrutamiento de PCBs con un mayor número de capas son diversas y dependerán de la funcionalidad en el PCB. Las placas con un alto número de capas pueden involucrar muchos tipos diferentes de señales, que van desde grupos de interfaces digitales de baja velocidad hasta múltiples interfaces digitales de alta velocidad con diferentes requisitos de integridad de señal. Esto presenta un desafío desde la perspectiva de planificar el enrutamiento y asignar capas de señal a diversas interfaces.

No podemos mencionar estrategias de enrutamiento en PCBs de alto conteo de capas sin también mencionar el diseño de pinout en muchos BGAs. Un BGA de alto conteo de pines puede contener muchas interfaces digitales diferentes, particularmente si el componente es un microprocesador típico o un FPGA. Este es uno de los impulsores más comunes de altos conteos de capas en el PCB.

Como tenemos múltiples desafíos presentándose simultáneamente en un diseño de alto conteo de capas, repasaré estos desafíos y algunas estrategias que puedes usar para enrutear exitosamente un PCB de alto conteo de capas.

¿Qué Impulsa un Alto Conteo de Capas en un PCB?

Como mencioné en la introducción, el factor más común que llevará a un PCB a tener un número muy alto de capas es la presencia de un BGA grande. Estos componentes tienen un alto número de pines en el lado inferior del dispositivo, y requerirán más capas para que las señales alcancen los pines. Dado que estos componentes son a menudo ASICs especializados, microprocesadores o FPGAs, también contienen muchas interfaces digitales con diferentes requisitos de integridad de señal y enrutamiento, así como muchos pines de alimentación y tierra.

Muchos diseñadores recordarán la fórmula simple para estimar el número de capas requeridas para alcanzar todos los pines en un BGA. Cuando el pitch del BGA es lo suficientemente grande como para que una señal sea enrutada entre pines, podemos ajustar dos filas de pines de BGA por capa de señal:

Para un paquete BGA de pitch grueso donde podemos ajustar trazas entre bolas, podemos enrutear 2 filas/columnas por capa.

Algunas huellas de BGA pueden ser bastante complejas con bolas faltantes en las filas internas. A continuación, se muestra un ejemplo; es probable que este BGA no siga el mismo cálculo de conteo de capas utilizado para el BGA estándar mostrado arriba.

Aprende más en este artículo con Charlie Yap.

Cuando el componente tiene un pitch mucho más fino y no podemos ajustar pistas entre los pads en la huella del BGA, necesitamos duplicar el número de capas requerido. Cuando muchos de los pines son de alimentación y tierra, el número de capas definitivamente disminuirá. También es posible que un gran número de paquetes cuádruples produzca el requisito de altos conteos de capas. En el extremo superior, estos pueden tener un par de cientos de pines, ciertamente no el número alto que verías en un BGA de tamaño moderado.

Estrategia de Enrutamiento 1: ¡Sin Estrategia en Absoluto!

La estrategia de "sin estrategia" es por lejos la más simple y se enfoca solo en minimizar el número de capas mientras asegura la solvabilidad. Puede comenzar seleccionando el número requerido de capas y enrutando desde el BGA usando un enfoque de fan-out estándar, aplicando un conteo de capas fijo e intentando empaquetar todas las trazas, o enrutando libremente y agregando nuevas capas de señal según sea necesario. Se aplica cuando:

• No te preocupa separar diferentes especificaciones de impedancia en diferentes capas
• Todas las interfaces no tienen una especificación de impedancia, como SPI
• Todas las interfaces tienen el mismo requisito de impedancia
• El número de interfaces con especificación de impedancia es pequeño (quizás 1 o 2)

No hace falta decir que el enrutamiento con esta estrategia podría no parecer muy organizado, pero la reducción del enfoque en la integridad de la señal en favor de la solvabilidad puede ayudar a mantener el número de capas más bajo que en otras estrategias.

Esta interfaz paralela comienza desde un BGA (esquina inferior derecha) y se enruta hacia un módulo LCD adicional (esquina superior izquierda).

Estrategia 2: Priorizar Capas por Interfaz

En esta estrategia, interfaces específicas controladas por impedancia obtienen sus propias asignaciones de capa y se enrutan principalmente en estas capas. Luego, el fabricante adopta un enfoque de impedancia controlada y determina las propiedades eléctricas que se utilizarán cuando construyan su apilado. Este tipo de estrategia se puede utilizar cuando hay múltiples interfaces de alta velocidad que requieren control de impedancia, y que pueden tener diferentes valores de impedancia objetivo. En algunos casos, con interfaces diferenciales, tienen el mismo objetivo de impedancia nominal pero posiblemente un requisito de ancho de banda diferente, lo que exigirá que se utilicen diferentes anchuras de línea y espaciados para las diferentes interfaces.

En las imágenes de ejemplo a continuación, muestro múltiples interfaces digitales asignadas a diferentes capas en un apilado de 16 capas. Las interfaces involucradas son:

• DDR4
• CSI-2
• LVDS de 1 Gbps
• Ethernet de 10 Gbps

Y vea cómo estos se separan en diferentes capas en las tramas a continuación.

Enrutamiento de alta velocidad de múltiples interfaces digitales en una PCB de alto conteo de capas.

Notará que hay algo de espacio vacío en estas capas. Es importante recordar que en esta estrategia de capas, el objetivo principal es facilitar la especificación de impedancia para el fabricante. Cuando solo hay una especificación de impedancia por capa, es mucho más fácil para el fabricante producir un apilado que alcance estos objetivos para cada interfaz.

La desventaja es que tiende a resultar en un mayor conteo de capas, así como espacio vacío en algunas capas. Si es necesario, puede llenar parte del espacio vacío con tierra adicional o cobre para raíles de alimentación. Prefiero usar este espacio para raíles de alimentación en algunos diseños, ya que esto puede permitirme eliminar completamente una capa de alimentación. También, aún puede usar estas capas controladas por impedancia para señales de baja velocidad o de configuración, siempre y cuando no estén agrupadas demasiado cerca de sus trazas de alta velocidad.

Estrategia 3: Capas de Alta Velocidad y Baja Velocidad

En esta estrategia, el número de interfaces que requieren impedancia controlada suele ser bajo, o todas las interfaces controladas por impedancia requieren la misma impedancia. Esto te permite separar las señales en capas dedicadas de alta y baja velocidad. Esto es similar a lo que podrías hacer en una placa de seis capas con cuatro capas de señal, donde tus capas de señal de baja velocidad podrían colocarse una junto a la otra.

Este tipo de estrategia es propicio para el enrutamiento ortogonal, especialmente si las señales de baja velocidad están presentes en capas adyacentes. Por ejemplo, vea el enrutamiento mostrado a continuación, que utiliza direcciones de enrutamiento ortogonales entre dos componentes en dos capas diferentes.

Estos I/O son parte de una interfaz SDRAM y pueden ser fácilmente enrutados al chip de memoria con un enfoque de enrutamiento ortogonal.

El enrutamiento en esta estrategia tendrá menos desafíos de integridad de señal porque muchas de las señales tienden a ser de baja velocidad. Por lo tanto, este enfoque ayuda a mantener un conteo de capas razonable.

Estrategia 4: Combinar Alimentación y Algunas Señales

Otra estrategia de enrutamiento que a menudo implemento en placas de alto conteo de capas es combinar algunas señales y rieles de alimentación en una sola capa.

Una razón común por la que el número de capas se incrementa no es solo debido a un gran número de señales o interfaces que requieren enrutamiento. El conteo de capas también puede aumentar debido a múltiples rieles de alimentación y fuentes de poder. Un diseñador novato podría creer que un PCB requiere un plano de alimentación dedicado para cada riel de poder, pero esto crearía un gran número de capas con más cobre del necesario. En cambio, una estrategia mejor es usar rieles de alimentación trazados como polígonos.

En las capas donde se trazan los rieles de alimentación, es aceptable usar esas capas para el enrutamiento de señales. En particular, tiene sentido enrutar señales de baja velocidad o señales de configuración en estas capas. Veo muchos ejemplos de esto en la serie Revisión de Diseño en 1 Minuto, que se ve algo así como el enrutamiento de ejemplo mostrado abajo.

El enrutamiento en capas de alimentación es apropiado siempre y cuando se mantenga un espaciado suficientemente grande.

Este enfoque se puede usar dentro de la Estrategia 2, ya que te permite utilizar las capas restantes que no están asignadas a tierra para señales de baja velocidad. Las señales de alta velocidad aún pueden tener sus propias capas bajo la Estrategia 2 según sea necesario. Esto ayuda a mantener el conteo de capas sin aumentar demasiado al eliminar la necesidad de planos de alimentación dedicados y capas dedicadas para señales de baja velocidad.

Además, todavía es posible trazar pistas con control de impedancia en capas que contienen rieles de alimentación. Típicamente, trazar en una capa con tierra coplanar requiere hacer cumplir una regla de separación para prevenir que la capacitancia excesiva afecte la impedancia de la pista. El mismo principio se aplica al trazar cerca de rieles de alimentación. En lugar de usar una regla global de separación eléctrica, es mejor crear una regla específica para la red y la capa para hacer cumplir esta separación. En Altium Designer, puedes configurar esta regla de separación usando una consulta personalizada, utilizando las condiciones InNet (o InNetClass) y InLayer.

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