Fiabilidad de Datos SAP

Una de las preguntas que me hacen regularmente respecto al proceso A-SAP™ de Averatek es "¿qué datos tienen para demostrar la fiabilidad de las PCB?" Esta es una excelente pregunta y un tema de blog interesante. Voy a compartir datos específicamente de placas de circuito impreso construidas con el proceso A-SAP™ de Averatek, incluyendo resultados de D-Coupon, IST y SIR, y también exploraré algunas maneras menos obvias de pensar sobre cómo los procesos SAP pueden mejorar la fiabilidad general de las placas de circuito impreso.

Para aquellos no familiarizados con el proceso semi-aditivo de PCB, por favor refiéranse a algunos de nuestros blogs anteriores. Hemos revisado los conceptos básicos del procesamiento SAP, recientemente examinamos algunas de las preguntas más frecuentes relacionadas con el apilamiento de la placa de circuito impreso, exploramos algunas de las “reglas de diseño” o “directrices de diseño” que no cambian al diseñar con estos tamaños de características de ultra-alta densidad, y exploramos el espacio de diseño en torno a la posibilidad de utilizar estos anchos de trazas de circuito de ultra-alta densidad en las regiones de escape BGA y trazas más anchas en el campo de enrutamiento. El beneficio es una reducción en las capas del circuito y la preocupación es mantener la impedancia de 50 ohmios. Eric Bogatin recientemente publicó un documento técnico analizando justo este beneficio y preocupación.

Comencemos con los criterios de fiabilidad obvios: Cupones D, Cupones IST, pruebas de resistencia al pelado y pruebas SIR. Ok, tal vez SIR no sea el criterio más obvio que podría seleccionar, pero debido a que el proceso A-SAP™ utiliza un sistema catalizador basado en paladio para lograr la capa ultrafina de cobre electroless, había preocupaciones sobre que el paladio permaneciera conductor después del procesamiento, por lo que lo he incluido aquí.

Pruebas de Resistencia de Aislamiento Superficial:

Cualquier catalizador residual de Paladio en la superficie del laminado no se vuelve conductor y degrada el aislamiento entre conductores. Demostrado por resultados comparables entre el procesamiento A-SAP™ y el grabado sustractivo.

Pruebas IST:

Pruebas según IPC TM-650-26.26a
Vías Metalizadas:

• Aprobado las pruebas en la condición de prueba de 150oC durante 500 ciclos

Circuitos de Microvías:

• Aprobado las pruebas en la condición de prueba de 190oC durante 500 ciclos después de las pruebas de vías metalizadas

Pruebas D-Coupon:
Pruebas según IPC TM-650-2.6.27b Resultados de las Pruebas

• Varios Licenciatarios han probado múltiples configuraciones de cupones y el proceso se ejecuta en el Sistema de Estrés Térmico OM con resultados de aprobación. Los licenciatarios incluyen Calumet Electronics, American Standard Circuits, y FTG. Resultados de pruebas adicionales fueron proporcionados por NSWC Crane como el Agente Ejecutivo para Circuitos Impresos para el Departamento de Defensa.
• Las condiciones de prueba para los Parámetros de Reflujo fueron 6 ciclos de 45 a 230, 245 o 260oC seguidos por Parámetros de Choque Térmico de 100 ciclos de -55 a 170oC.
• Se probaron un total de 83 conjuntos de cupones de 6 diferentes corridas de proceso en el test IPC TM-650-2.6.27b con vías únicas, vías escalonadas y vías apiladas (2)
• Se están realizando pruebas adicionales para aumentar el muestreo del proceso y la profundidad del apilado de vías, las cuales deberían completarse para finales de verano.

Pruebas de Resistencia al Despegue:

Se ha realizado un trabajo significativo realizando pruebas de resistencia al despegue en una variedad de materiales de placas de circuito, incluyendo FR4, materiales especiales, materiales de circuitos flexibles y materiales de construcción utilizando el proceso A-SAP™. Hesito incluso en incluir esto porque tan pronto como se imprime, está desactualizado con tanto trabajo de desarrollo sucediendo. La lista de materiales de placas de circuito a continuación ha sido toda probada con resultados aceptables para la industria en términos de resistencias al despegue. Por favor, no piensen que otros materiales no pasan las pruebas, más probablemente, ¡las pruebas simplemente no se han completado aún!

Calumet Electronics, el pionero fabricante de PCB que fue el primero en ejecutar el proceso A-SAP™. Le pregunté a Meredith LaBeau, CTO de Calumet Electronics, en qué punto se encuentran con el desarrollo del proceso y ella respondió: “Hemos terminado todo el desarrollo del proceso durante los últimos dos años, avanzando el nivel de preparación para la fabricación de un 5 a 9 (producción a baja escala). A través de este proceso de desarrollo, hemos realizado pruebas significativas para la fiabilidad, incluyendo la resistencia al despegue, el estrés térmico y el ciclado con microvías, así como estructuras escalonadas. Además, hemos procesado más de 1000 paneles y los hemos probado con continuidad eléctrica y análisis de microsección.

A lo largo de las fases de desarrollo de A-SAP™, hemos utilizado la tecnología en todos los sustratos tradicionales y muchos no tradicionales, con éxito, así como la fabricación de todas las características tradicionales de PCB con fiabilidad aprobada.”

Los datos incluidos aquí son específicamente para el proceso A-SAP™, que actualmente se está fabricando en EE. UU. Una rápida búsqueda en Google también proporcionará datos de fiabilidad para el proceso mSAP que se está fabricando en gran volumen en Asia. El proceso mSAP en Asia se está produciendo en instalaciones construidas a medida y es bastante diferente de los procesos mSAP que se están ejecutando en EE. UU. No he visto personalmente ningún dato de fiabilidad de este tipo para procesos que se están ejecutando en instalaciones de fabricación en EE. UU.

Reflexiones sobre la fiabilidad de las PCB más allá de los resultados de las pruebas:

Más allá de la tradicional información de prueba sobre "datos de fiabilidad", me gustaría también comentar algunas de las formas menos intuitivas en las que el proceso SAP puede mejorar la fiabilidad. Para empezar, la fiabilidad de los microvías ha sido un tema candente indiscutible durante muchos años, con incontables horas de trabajo dedicadas a entender los desafíos e identificar soluciones. Reducir la dependencia de los microvías, especialmente los microvías apilados, ciertamente va a mejorar la fiabilidad. Los procesos SAP pueden ayudar al diseñador de circuitos impresos a hacer precisamente eso. Reducir los anchos de línea de 75 micrones o más a 50 micrones o menos ofrece varios beneficios diferentes dependiendo de lo que sea importante para cada diseño en particular:

• Reducir el ancho de línea puede y reducirá el número de capas, lo que a su vez reduce el número de capas de microvías y el número de ciclos de laminación.
• Reducir el ancho de línea y el espacio puede liberar espacio para usar microvías escalonados en lugar de microvías apilados.
• Reducir el ancho de línea puede liberar espacio para agujeros pasantes más grandes, eliminando potencialmente los vias ciegos y permitiendo al diseñador usar tecnología de agujeros pasantes en lugar de microvías apilados o escalonados.

De hecho, cada uno de estos podría ser un caso de estudio en un futuro blog. ¡Por favor, estén atentos a nuestros próximos blogs que profundizarán en estos beneficios y explorarán las ventajas asociadas con la capacidad de usar dieléctricos más delgados, manteniendo los requisitos de impedancia mientras se reduce el grosor total del PCB.