Chiplets et packaging avancé : intégration modulaire pour l’électronique de nouvelle génération

L’ère du « plus gros, c’est mieux » dans la conception des semi-conducteurs a officiellement atteint ses limites. Pendant des décennies, la loi de Moore — l’observation selon laquelle le nombre de transistors sur une micropuce double tous les deux ans — a été maintenue simplement en réduisant la taille des composants. Mais à mesure que nous avançons vers les technologies 3 nm et 2 nm, nous découvrons que les systèmes sur puce (SoC) monolithiques traditionnels (à puce unique) deviennent économiquement intenables. Fabriquer d’énormes puces monolithiques à ces nœuds de pointe entraîne une chute des rendements ; un seul grain de poussière peut ruiner une tranche de silicium entière de la taille d’une assiette, faisant exploser les coûts.

La solution ne réside pas seulement dans le nombre de transistors que l’on peut entasser sur un morceau de silicium, mais dans l’efficacité avec laquelle on peut assembler différentes pièces entre elles. Voici l’ère des chiplets et du packaging avancé, une sorte de « legoïsation » modulaire de l’électronique qui s’apprête à démocratiser le calcul haute performance.

Points clés

• Les chiplets remplacent les grands SoC monolithiques. Des dies plus petits améliorent le rendement, réduisent les coûts et permettent de combiner différents nœuds de fabrication dans un même boîtier.
• Le packaging avancé (2.5D et 3D) permet une intégration à haute densité. Les interposeurs côte à côte et l’empilement vertical augmentent les performances, mais introduisent d’importants défis thermiques.
• La normalisation est essentielle. Des interfaces comme UCIe permettent à des chiplets de différents fournisseurs de communiquer, réduisant l’enfermement propriétaire et favorisant un écosystème plus large.
• La fiabilité et l’approvisionnement deviennent plus critiques. Les tests Known-Good-Die, de meilleures méthodes de découpe et une coordination étroite entre les équipes silicium, packaging et OSAT sont nécessaires pour garantir la réussite au niveau système.

Architecture : comment empiler les cartes

Le changement fondamental d’architecture est la désagrégation — le fait de décomposer une conception grande et complexe en dies fonctionnels plus petits appelés chiplets. Cela permet aux ingénieurs de combiner les composants selon leurs besoins spécifiques, un concept appelé intégration hétérogène.

Par exemple, pourquoi gaspiller une précieuse surface en 5 nm pour un die d’E/S ou un composant RF qui fonctionne parfaitement bien avec un procédé 28 nm ? En les séparant, vous pouvez utiliser le nœud le plus rentable pour chaque fonction spécifique au sein du même boîtier.

Packaging 2.5D

Dans le packaging 2.5D, les chiplets sont placés côte à côte sur un interposeur en silicium ou un pont, tel que l’EMIB d’Intel (pont d’interconnexion multi-die intégré). Ces structures fournissent des interconnexions à haute densité qui permettent aux données de circuler entre les dies avec une résistance minimale, donnant effectivement au système l’illusion qu’il s’agit d’un seul morceau de silicium.

Packaging 3.0D

Lorsque l’espace horizontal vient à manquer, on passe à la verticale. Le packaging 3D consiste à empiler la mémoire directement au-dessus de la logique. Cela est rendu possible grâce aux TSV (through-silicon vias), des piliers verticaux en cuivre qui traversent le silicium pour interconnecter les couches. Cette intégration verticale est l’arme ultime contre la latence, en plaçant le stockage des données à quelques micromètres seulement de la puissance de traitement.

Le problème du sandwich thermique

Si l’empilement des puces résout le problème de latence, il crée aussi un sandwich thermique. Dans un empilement 3D, les couches centrales sont piégées, sans chemin direct vers un dissipateur thermique. Ce n’est pas seulement un goulet d’étranglement pour les performances, c’est aussi un cauchemar en matière de fiabilité. La chaleur d’un die logique haute performance peut se propager vers une mémoire HBM (High Bandwidth Memory) sensible, entraînant des inversions de bits ou une corruption permanente des données.

Des points chauds localisés, où une unité arithmétique et logique génère une chaleur intense, peuvent rapidement dépasser la conductivité thermique du silicium environnant. Pour résoudre ce problème, les ingénieurs se tournent vers plusieurs solutions innovantes :

• Floorplanning tenant compte de la thermique: maintenir les blocs les plus chauds sur les bords du die afin de faciliter la dissipation de la chaleur.
• TSV thermiques : mettre en œuvre des vias qui transportent la chaleur plutôt que les données, agissant essentiellement comme des radiateurs internes pour la puce.
• Refroidissement microfluidique actif : dans les cas extrêmes, des canaux de refroidissement sont gravés directement dans le silicium, permettant à un liquide de refroidissement de circuler au cœur de la puce.

Résoudre le problème d’interconnexion de la tour de Babel

Historiquement, le plus grand obstacle à un écosystème modulaire a été l’existence d’interfaces propriétaires jalousement gardées. Si vous achetiez un chiplet auprès du fournisseur A, il ne parlait tout simplement pas le même langage que celui du fournisseur B — une véritable tour de Babel technique qui laissait souvent les ingénieurs dans l’impasse.

La normalisation vient enfin à la rescousse avec UCIe (Universal Chiplet Interconnect Express). Cette norme ouverte vise à créer un écosystème plug-and-play, mais surtout, elle offre une échappatoire au piège commercial de l’enfermement propriétaire. Pour les acteurs de l’électronique du marché intermédiaire, ces écosystèmes ouverts, soutenus par des groupes comme l’Open Compute Project, représentent le Graal, car ils garantissent de ne pas être pris en otage par l’écosystème propriétaire d’un seul fournisseur.

Approvisionnement et fiabilité : le Known-Good Die

Dans un système modulaire, les enjeux liés à l’approvisionnement sont extrêmement élevés. Si vous assemblez un boîtier avec cinq chiplets et que l’un d’eux est défectueux, l’ensemble de l’assemblage — y compris les quatre puces fonctionnelles et l’interposeur coûteux — part à la casse. Cela a conduit à l’exigence logistique du Known-Good Die.

Pour garantir la fiabilité, les équipes achats et ingénierie doivent aller au-delà du simple test par sondage standard :

1. WLBI (Wafer-Level Burn-In) : tests de contrainte au niveau wafer pour éliminer les défaillances précoces avant le packaging.
2. Résultats ATPG élevés : exiger des fournisseurs des résultats de génération automatique de motifs de test >99 % afin de garantir l’intégrité logique.
3. Intégrité de la découpe : évaluer des méthodes comme la découpe stealth ou plasma plutôt que la découpe mécanique traditionnelle afin d’éviter les microfissures susceptibles de céder sous contrainte thermique.
4. Tri thermique : utiliser les dies présentant le plus faible courant de fuite spécifiquement au centre d’un empilement 3D, où la chaleur est la plus difficile à gérer.

Lors de l’approvisionnement de ces composants, il est essentiel d’utiliser des outils comme Octopart pour s’assurer que les pièces proviennent de distributeurs agréés. Concevoir un système modulaire autour d’un chiplet proche de sa fin de vie est une recette pour le désastre ; des vérifications rigoureuses du cycle de vie sont donc obligatoires pendant la phase d’approvisionnement.

S’associer au triangle d’or

La complexité du packaging avancé signifie que l’approche cloisonnée de la conception est révolue. Il faut adopter un flux de co-conception dans lequel l’ingénieur packaging examine le floorplan du silicium avant le tape-out. Cette collaboration entre le concepteur de circuits intégrés, le concepteur du boîtier et l’OSAT (Outsourced Semiconductor Assembly and Test) est souvent appelée le triangle d’or.

Lors du choix d’un OSAT (comme Amkor, ASE ou TSMC), assurez-vous qu’il dispose d’une feuille de route claire pour le collage hybride et l’assemblage wafer-to-wafer. Ces technologies représentent l’avenir de l’intégration à haute densité.

Il existe également un obstacle commercial important : la question du « qui paie ? ». Si un die haute performance à 500 $ est endommagé pendant l’assemblage à cause d’un interposeur en silicium défectueux à 50 $, qui prend en charge le coût ? Il est essentiel d’établir avec vos partenaires des protocoles clairs concernant les pertes de rendement du die au boîtier avant le début de la production.

Conception pour le test et simulation

Comme il est impossible de toucher physiquement le milieu d’un empilement 3D avec une sonde, la nature de boîte noire du packaging avancé exige une stratégie robuste de Design for Test. Les ingénieurs doivent intégrer des structures JTAG et d’auto-test interne dans l’architecture même des chiplets afin de diagnostiquer les problèmes après assemblage.

En outre, les outils logiciels sont devenus la colonne vertébrale d’une intégration réussie. Des plateformes comme Altium Develop offrent des extensions d’alimentation et d’intégrité du signal qui permettent de simuler le profil électrique et thermique de l’ensemble du boîtier comme un système unique et unifié. Simuler ces interactions complexes avant la fabrication est le seul moyen d’éviter le cauchemar d’une refonte coûteuse.

L’avenir est modulaire

Le passage aux chiplets représente le changement le plus important de la philosophie des semi-conducteurs depuis des décennies. En s’éloignant de l’approche monolithique consistant à tout mettre sur une seule puce, nous ouvrons la voie à une électronique plus flexible, plus rentable et plus puissante.

L’avenir de l’électronique n’est pas seulement défini par ce qui est gravé dans le silicium, mais par l’intelligence avec laquelle nous pouvons tout assembler. Pour les acteurs du marché intermédiaire, cette révolution modulaire est la clé pour rivaliser avec les géants, en offrant une voie vers le calcul haute performance sans le prix astronomique des rendements monolithiques en 2 nm.

Questions fréquentes

Que sont les chiplets et pourquoi remplacent-ils les SoC monolithiques ?

Les chiplets sont de petits dies fonctionnels qui travaillent ensemble à l’intérieur d’un même boîtier. Ils remplacent les grands SoC monolithiques parce que des dies plus petits offrent un meilleur rendement, un coût inférieur et une meilleure optimisation des nœuds de fabrication. Au lieu d’utiliser du silicium coûteux en 3 nm ou 5 nm pour tout, chaque chiplet peut utiliser le meilleur nœud pour sa fonction, ce qui permet des conceptions plus efficaces et plus évolutives.

Quelle est la différence entre le packaging 2.5D et 3D ?

Le packaging 2.5D place les chiplets côte à côte sur un interposeur ou un pont en silicium, permettant des connexions à large bande passante sur de courtes distances.

Le packaging 3D empile les dies verticalement à l’aide de TSV, rapprochant extrêmement la mémoire et la logique pour une latence ultra-faible.

Les ingénieurs choisissent entre les deux en fonction des besoins en performances, des contraintes thermiques et de la complexité du système.

Pourquoi la gestion thermique est-elle un défi aussi majeur dans les circuits intégrés 3D ?

L’empilement des dies crée un sandwich thermique, piégeant la chaleur dans les couches centrales. Cela peut provoquer des points chauds dans les dies logiques, une corruption de la mémoire ou une défaillance prématurée du composant. Pour gérer la chaleur, les ingénieurs s’appuient sur :

• un floorplanning tenant compte de la thermique
• des TSV thermiques (vias transportant la chaleur)
• un refroidissement microfluidique pour les cas extrêmes

Ces méthodes contribuent à maintenir les performances et la fiabilité dans des empilements 3D denses et à forte puissance.

Qu’est-ce que UCIe et pourquoi est-ce important pour les écosystèmes de chiplets ?

UCIe (Universal Chiplet Interconnect Express) est une norme ouverte d’interconnexion die-à-die qui permet à des chiplets de différents fournisseurs de communiquer. Elle résout le problème d’interopérabilité créé par les interfaces propriétaires et réduit l’enfermement propriétaire. UCIe est essentielle pour permettre un véritable marché des chiplets, où les entreprises peuvent combiner différents composants pour construire des systèmes modulaires et haute performance.