Plongée dans les contraintes de conception et de fabrication - partie 3

| Créé: Octobre 15, 2019 | Mise à jour: Mai 8, 2020

1. Introduction

Comme indiqué dans le premier article, nous allons poursuivre cette série par les contraintes de conception liées aux process de fabrication avec les différents types de vias utilisés en pratique et sur la manière de les décrire sous Altium Designer ^®.

Nous commencerons donc par leur définition et des éléments de technologie. Cela nous permettra d’identifier les raisons pour lesquelles leur mise en œuvre ne peut pas suivre toutes les « fantaisies » possibles.

Une fois ces bases introduites, le cœur de l’article se focalise sur la manière de configurer puis d’utiliser les différents vias disponibles au travers du Layer Stack Manager et des outils de routage.

Nous n’aborderons pas dans le détail les problématiques des circuits à très hautes fréquences mais ce contexte sera tout du moins évoqué au travers de quelques idées simples concernant le backdrilling des vias traversants.

2. Trous métallisés et vias

2.1. Empilement des couches

Au risque d’énoncer une évidence, un trou métallisé est un trou... à l’intérieur duquel on a déposé chimiquement une fine couche de métal permettant d’assurer une conduction électrique (voire thermique) d’une pastille ou un plan de cuivre placé sur une couche donnée vers une autre pastille ou un autre plan métallique situé sur une deuxième couche.

Ce qui peut être moins évident est la manière de réaliser ce type d’assemblage : on en trouve une bonne illustration sur le site de la société Eurocircuit (ici). Pour résumer, la base de fabrication est essentiellement une (ou des) plaque(s) double face appelée(s) classiquement « core(s) » (dont le diélectrique – FR4 par exemple – est plus fin que sur un circuit habituel) prise(s) en « sandwich » entre des assemblages de feuilles de prepreg (pour pre-impregnated) et des feuilles de cuivre.

^{Figure 1. Illustration de feuilles de prepreg utilisé pour les circuits imprimés multi-couches (feuille FR4 9x12 pouces, épaisseur : 1.8 millième de pouce - source: https://t-techtools.com/shop/product/fr4-prepreg-106/)}

Le prepreg est un matériau souple (cf. figure 1) constitué d’une matrice (fibre de verre) pré-imprégnée d’une résine non polymérisée. L’ensemble est ensuite mis sous presse à haute température (cf. figure 2) pour que ladite résine puisse durcir et finalement produire un assemblage ayant au moins une couche de cuivre supplémentaire mais assez souvent, l’assemblage étant symétrique, le nombre de couches est pair, on passe de 2 à 4 puis 6 couches, etc.

^{Figure 2. Presse hydraulique de laboratoire pour PCB multi-couches (sociéte LPKF)}

Remarque : pour obtenir l’épaisseur d’isolant désirée, le fabricant peut superposer plusieurs feuilles de prepreg et/ou choisir des épaisseurs de feuilles différentes comme on peut le voir dans le tableau fourni ici par un fabricant de PCB (multi-cb). On notera d’ailleurs dans ces tableaux les épaisseurs avant et après pressage.

Tous ces éléments peuvent bien évidemment être renseignés sous Altium Designer avec la commande Design > Layer Stack Manager (cf. figure 3).

^{Figure 3. Configuration de l’empilement des couches d’un PCB}

Dans cet exemple, on peut voir que les couches « Dielectric 1 » et « Dielectric 3 » sont notées de type « Core » alors que la couche « Dielectric 2 » est indiquée de type « Prepreg ». Cela veut dire qu’avec cette configuration, le logiciel considérera que le circuit imprimé a été formé à partir de deux circuits « double face » rigides que l’on a reliés ensemble par une couche adhésive.

2.2. Différents types de vias

La question est alors : « En quoi cet assemblage introduit des contraintes de conception pour les traversées ? »

La réponse est en fait très simple : il n’est possible de percer – tout du moins avec des machines standard (et donc à moindre coût), cf. blog Eurocircuits ici – un circuit imprimé que de part en part une fois l’ensemble rigidifié (donc passé à la presse chauffante) puis de métalliser ces trous. De ce fait, la configuration de la figure 3 autorisera :

des trous reliant la couche Top Layer à la couche Inner Layer 1 (on parle de trous borgnes ou blind vias) ;
de la même manière des trous reliant la couche Bottom Layer à la couche Inner Layer 2 ;
Enfin des trous reliant Top Layer et Bottom Layer (trous traversants ou through hole vias)

Par contre, la mise en œuvre de trous enterrés (buried vias) ne sera pas possible car les couches Inner Layer 1 et Inner Layer 2 ne sont accessibles que pendant l’assemblage de l’ensemble et donc uniquement lorsque le prepreg n’est pas encore polymérisé : aucun perçage n’est alors possible. On peut ajouter pour les mêmes raisons que des trous enterrés de Top Layer vers Inner Layer 2 ou de Bottom Layer vers Inner Layer 1 ne sont également pas possibles.

Il est donc important de bien connaître le process de fabrication utilisé pour effectuer les bons choix. Or, dans notre cas, la configuration indiquée ici par PCBWay pour ses empilements standards à 4 couches est différente :

Core entre les couches Inner Layer 1 et Inner Layer 2 ;
Prepreg de part et d’autre du « Core » puis les couches de cuivre externes Top Layer et Bottom Layer.

Avec une telle configuration, les seuls vias envisageables sont traversants (entre Top et Bottom Layers) ou enterrés (entre les couches Inner Layer 1 et 2) mais en pratique, cette deuxième possibilité n’est pas offerte pour des cartes à faible coût pour lesquelles le nombre d’étapes du process de fabrication doit être réduit au maximum.

^{Figure 4. Exemple de machine de perçage laser pour microvias (LPKF MicroLine 5000)}

Ces informations supplémentaires concernant la faisabilité de certains trous sont renseignées au même endroit que l’empilement de couches de la figure 3. En effet, on peut voir à la figure 5 que le Layer Stack Manager dispose de trois onglets distincts (« Stackup » déjà vu précédemment mais aussi « Impedance » et « Via Types » qui est précisément celui visible à la figure 5).

^{Figure 5. Volets du Layer Stack Manager}

Si le volet Impedance est particulièrement important en HF pour permettre de déterminer les largeurs de pistes en fonction de l’épaisseur de diélectrique (entre une couche de signal et un plan de masse) et la nature de ce dernier (permittivité) pour obtenir une impédance caractéristique de lignes de transmission (de type micro-ruban ou microstrip), celui appelé Via Types permet, comme son nom l’indique d’ajouter des types de vias supplémentaires au classique trou traversant.

Pour cela, il suffit de cliquer sur le bouton « + » : par défaut, le type ajouté est un trou borgne à flanc verticaux (comme celui traversant déjà présent) mais il est ensuite possible de le configurer dans le panneau « Properties » (détaché à la première utilisation du Layer Stack Manager mais que l’on peut ensuite placer sur la droite de la fenêtre principale comme à l’accoutumée dans le reste du logiciel – cf. figure 6).

Figure 6. Configuration d’un nouveau type de vias (e.g. microvia) avec le panneau « Properties

^{Figure 6. Configuration d’un nouveau type de vias (e.g. microvia) avec le panneau « Properties »}

Le fait de cocher la case µVia modifie la forme du trou présent dans la vue en coupe de l’empilement (flancs non verticaux – contrairement à un perçage réalisé à l’aide d’un foret) et correspond à la réalité des microvias comme en témoigne l’exemple de la figure 7.

^{Figure 7. Vue en coupe réelle d’un microvia réalisé par laser (source : https://tiger-world-corp.com/wp-content/uploads/2015/09/1599.jpg)}

L’intérêt des trous borgnes (comme des trous enterrés) est bien évidemment le gain de place apporté : ils permettent d’assurer une connexion sans « monopoliser » la surface du PCB, qui peut par conséquent être exploitée pour placer des composants ou router des pistes.

2.3. Utilisation des vias dans le routage

Pour pouvoir utiliser les différents types de vias que nous avons pu ajouter dans le Layer Stack Manager, il ne faut pas oublier de sauvegarder ce sous-document apparaissant dans l’arborescence du projet (figure 8), attaché au fichier du PCB (fichier .PcbDoc).

Une fois la sauvegarde effectuée, les options disponibles pour les vias sont accessibles dans leurs propriétés (figure 9) à la rubrique « Definition ». Le champ « Name » propose un menu déroulant où figurent tous les noms indiqués dans la table de la figure 6.

Figure 9. Sélection d’un type de via parmi ceux définis dans le Layer Stack Manager

Ces noms précisent les numéros des couches reliées et ces numéros sont d’ailleurs reportés dans les vias au même titre que le nom du NET auquel celui-ci est associé (cf. figure 10 avec le net CAN_L). On notera d’ailleurs qu’en plus de ces numéros, les deux couleurs des couches sont reportées à l’intérieur du « trou de perçage » du via.

^{Figure 10. Représentation d’un via (borgne) reliant les couches 1 et 3 d’un PCB multicouche.}

La mise en œuvre des vias passe par la commande d’accès rapide du menu flottant ci-dessous

La modification de ce dernier peut alors se faire pendant le routage en utilisant soit les boutons « + » et « - » du pavé numérique soit la roulette de la souris en maintenant les touches Ctrl + Shift. On peut à l’aide de ces deux méthodes faire défiler toutes les possibilités de vias disponibles (sauf celles vers des plans d’alimentation si le routage porte sur un NET incompatible).

Remarque : Le nombre d’étapes de fabrication est augmenté par les trous borgnes et enterrés et cela se répercute aussi sur les fichiers de perçages (fichiers NCDrill) car chacun d’entre eux traite d’un couple de couches (et dans le cas de trous traversants, les trous métallisés sont dissociés des trous non métallisés – typiquement pour le guidage mécanique de certains connecteurs ou pour la fixation dans un boîtier).

2.4. L’alternative du backdrilling

Si la densité de composants/pistes à implanter sur le PCB n’est pas importante, le surcoût induit par ces vias ne se justifie plus. Néanmoins, un autre avantage de cette technique réside dans l’absence de cuivre inutile dans la métallisation du trou.

^{Figure 11. Connexion d’une couche externe à une couche interne avec un trou/via borgne (à gauche) et avec un trou/via traversant (à droite)}

On peut voir à la figure 11 l’exemple d’un PCB à 4 couches (mais valable pour un nombre quelconque de couches) pour lequel une connexion est effectuée entre la couche « Top Layer » et une couche « Inner Layer 1 ». A droite, cette connexion est assurée par un trou borgne tandis qu’à gauche, la même connexion est cette fois assurée par un via traversant. L’inconvénient de cette deuxième solution est la présence de cuivre en « excès » au-delà de la couche à connecter : ce morceau de conducteur se comporte comme ce que l’on appelle un stub (en l’occurrence ouvert – car non connecté) en radio-fréquences (RF).

En effet, il s’agit d’un conducteur véhiculant un signal et se trouvant à proximité d’un plan de référence (masse)1. Cette « ligne de transmission » en dérivation du chemin souhaité va alors ajouter une impédance en parallèle de la piste utile qui est normalement adaptée à la charge ainsi qu’à la source. Cette impédance aura donc pour conséquence une désadaptation et donc une dégradation des signaux transmis. Bien évidemment, il faut relativiser l’effet de cet excès de métallisation en rappelant que l’épaisseur d’un PCB est couramment de 1.6 mm (parfois un peu plus) et que même en prenant l’épaisseur totale du PCB comme longueur du stub, l’impact est minime.

Ainsi, si l’on souhaite utiliser des vias traversants tout en évitant les désagréments associés, il suffit d’éliminer le cuivre en excès par une opération d’élargissement du trou de perçage (du côté de la partie de la métallisation à retirer) : on parle alors de backdrilling.

Pour leur mise en oeuvre, quelques changements sont intervenus entre les versions 18 et 19 d’Altium Designer. Ce qui suit correspond à la dernière version mais le lecteur intéressé par le sujet avec des versions plus anciennes pourra consulter ici la documentation idoine. Afin d’éviter des effets trop importants des stubs, une règle doit être ajoutée (Max Via Stubs Length (Back Drilling)) dans les DRC à la rubrique « High Speed » (cf. figure 12). On peut voir qu’elle permet d’indiquer la longueur de cuivre en excès à ne pas dépasser pour minorer l’impédance du stub. Elle précise également l’élargissement (en diamètre) du trou de perçage garantissant l’élimination de la métallisation. Finalement, elle spécifie la portée de la règle en indiquant le ou les NET(s) auxquelles elle va s’appliquer (à l’aide d’une requête plus ou moins complexe).

^{Figure 12. Ajout d’une règle concernant la longueur maximale des stubs}

Ensuite, dans le Layer Stack Manager, l’activation d’une nouvelle « Feature » (bouton en haut à droite) permet de définir les back drills (et les couches associées) dont on a besoin (cf. figure 13)

^{Figure 13. Ajout de modèles de « back drills »}

Ainsi, lorsqu’un via est réalisé sur une piste pour laquelle s’applique la règle définie à la figure 12 entre les couches soumises au backdrilling de la figure 13, on observe le résultat présenté à la figure 14. On peut y voir que la vue 2D d’une telle connexion diffère de celle d’un via borgne ou enterré (cf. figure 10) : deux couleurs de couches sont affichées sur le pourtour du via et non au centre. On peut aussi voir que cette représentation ne s’applique qu’à l’équipotentielle NetC2_1 pour un via (B) entre la couche TOP (en rouge) et la couche interne 1 (en jaune) alors qu’un via (A) associé aux mêmes couches mais placé sur une équipotentielle différente (NetJ2_1) ne se voit pas appliquer le backdrilling. Il en est de même pour un deuxième via (C) sur NetC2_1, cette fois reliant la couche interne 1 à la couche BOTTOM (en bleu).

^{Figure 14. Illustration d’un back drill (vue 2D à gauche et vue 3D « du dessous » à droite)}

3. Conclusion

Au travers de ces trois articles, nous avons donc vu les contraintes de fabrication et les outils de conception correspondants aux éléments majeurs d’un PCB :

dans la première partie, les pistes/plans de cuivre (avec les largeurs ainsi que les épaisseurs standard utilisées) permettant de véhiculer des courants requis par une application donnée ainsi que les problématiques thermiques ;
dans la deuxième partie, les espacements entre les conducteurs permettant la tenue en tension ;
dans ce troisième article, nous nous sommes attachés à traiter la 3^ème dimension du PCB avec les vias assurant les connexions entre couches de signaux et/ou plans d’alimentation.

Quelques éléments annexes méritent encore que l’on s’y attarde (les couches Top et Bottom Solder/Paste pour le brasage des composants) alors que d’autres sont plus anecdotiques (Overlay pour la sérigraphie) : ces points seront abordés ultérieurement dans un article indépendant de cette série. Par contre, il reste encore à traiter dans un quatrième article de la nature des diélectriques utilisés couramment. Celle-ci ainsi que leur épaisseur (informations déjà visibles dans le Layer Stack Manager présenté dans le présent article) ont en effet un impact sur la conception d’un PCB, tant d’un point de vue « mécanique » que thermique ou encore électrique.

Références

[1] Back Drilling PCB, http://www.stormcircuit.com/backdrilling-pcb.html

^{1Dans le cas contraire, il s’agirait d’une antenne (ce qui n’est pas non plus un résultat souhaitable).}

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A propos de l'auteur

Nicolas Patin a obtenu en 2006 un doctorat en électronique, électrotechnique et automatique de l’école normale supérieure de Cachan. Il est depuis septembre 2007 maître de conférences à l’université de technologie de Compiègne (UTC) où il enseigne l’électronique et plus particulièrement l’électronique de puissance au sein de la formation d’ingénieur au sein d’une filière Mécatronique Actionneurs, Robotisation et Systèmes (MARS). Il mène en parallèle des recherches en électronique de puissance et plus précisément sur les stratégies de modulation appliquées aux convertisseurs statiques et à leur impact sur le vieillissement des condensateurs de découplage (aluminium électrolytiques).

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