Chiplets e Encapsulamento Avançado: Integração Modular para a Eletrônica da Próxima Geração

A era do “maior é melhor” no projeto de semicondutores oficialmente chegou a um limite. Durante décadas, a Lei de Moore — a observação de que o número de transistores em um microchip dobra a cada dois anos — foi mantida simplesmente reduzindo o tamanho dos componentes. Mas, à medida que avançamos para os nós de 3 nm e 2 nm, estamos descobrindo que os sistemas em chip (SoCs) monolíticos tradicionais (de um único die) estão se tornando economicamente insustentáveis. Fabricar chips enormes de die único nesses nós de ponta leva a uma queda acentuada no rendimento; um único grão de poeira pode arruinar uma wafer inteira de silício do tamanho de um prato de jantar, tornando os custos astronômicos.

A solução não está apenas em quantos transistores você consegue colocar em um único pedaço de silício, mas em quão eficazmente consegue unir diferentes partes. Entramos na era dos chiplets e do encapsulamento avançado, uma espécie de “legoificação” modular da eletrônica que promete democratizar a computação de alto desempenho.

Principais conclusões

• Os chiplets substituem os grandes SoCs monolíticos. Dies menores melhoram o rendimento, reduzem o custo e permitem combinar diferentes nós de processo em um único encapsulamento.
• O encapsulamento avançado (2.5D e 3D) permite integração de alta densidade. Interposers lado a lado e empilhamento vertical aumentam o desempenho, mas introduzem grandes desafios térmicos.
• A padronização é essencial. Interfaces como UCIe permitem que chiplets de diferentes fornecedores se comuniquem, reduzindo o lock-in e viabilizando um ecossistema mais amplo.
• Confiabilidade e fornecimento tornam-se ainda mais críticos. Testes de Known-Good-Die, melhores métodos de dicing e coordenação estreita entre as equipes de silício, encapsulamento e OSAT são necessários para garantir o sucesso em nível de sistema.

Arquitetura: como empilhamos as cartas

A mudança fundamental na arquitetura é a desagregação — dividir um projeto grande e complexo em dies menores e funcionais, conhecidos como chiplets. Isso permite que os engenheiros combinem componentes de acordo com necessidades específicas, um conceito conhecido como integração heterogênea.

Por exemplo, por que desperdiçar uma área valiosa e cara de 5 nm em um die de E/S ou em um componente de RF que funciona perfeitamente bem em um processo de 28 nm? Ao separá-los, você pode usar o nó mais econômico para cada função específica dentro do mesmo encapsulamento.

Encapsulamento 2.5D

No encapsulamento 2.5D, os chiplets são posicionados lado a lado sobre um interposer de silício ou uma ponte, como a EMIB da Intel (embedded multi-die interconnect bridge). Essas estruturas fornecem interconexões de alta densidade que permitem que os dados fluam entre os dies com resistência mínima, fazendo efetivamente o sistema “acreditar” que se trata de uma única peça de silício.

Encapsulamento 3.0D

Quando o espaço horizontal se esgota, passamos para a vertical. O encapsulamento 3D envolve empilhar memória diretamente sobre a lógica. Isso é obtido por meio de through-silicon vias (TSVs), pilares verticais de cobre que atravessam o silício para interconectar as camadas. Essa integração vertical é a arma definitiva contra a latência, colocando o armazenamento de dados a meros micrômetros do poder de processamento.

O problema do sanduíche térmico

Embora empilhar chips resolva a questão da latência, isso cria um sanduíche térmico. Em uma pilha 3D, as camadas do meio ficam presas, sem caminho direto para um dissipador de calor. Isso não é apenas um gargalo de desempenho, mas também um pesadelo de confiabilidade. O calor de um die lógico de alto desempenho pode se propagar para uma memória de alta largura de banda (HBM) sensível, levando a inversões de bits ou corrupção permanente de dados.

Pontos quentes localizados, onde uma unidade lógica aritmética gera calor intenso, podem rapidamente sobrecarregar a condutividade térmica do silício ao redor. Para resolver isso, os engenheiros estão recorrendo a várias soluções inovadoras:

• Floorplanning com consciência térmica: manter os blocos mais quentes nas bordas do die para facilitar a dissipação de calor.
• TSVs térmicos: implementar vias que transportam calor em vez de dados, atuando essencialmente como radiadores internos do chip.
• Resfriamento microfluídico ativo: em casos extremos, canais de resfriamento são gravados diretamente no silício, permitindo que o líquido refrigerante flua pelo coração do chip.

Resolvendo o problema da interconexão Torre de Babel

Historicamente, a maior barreira para um ecossistema modular tem sido as interfaces proprietárias e secretas. Se você comprasse um chiplet do Fornecedor A, ele simplesmente não falaria a mesma língua que um do Fornecedor B — uma Torre de Babel técnica que frequentemente deixava os engenheiros sem saída.

A padronização finalmente está vindo em socorro com o UCIe (Universal Chiplet Interconnect Express). Esse padrão aberto busca criar um ecossistema plug-and-play, mas, mais importante, oferece uma saída da armadilha comercial do lock-in de fornecedor. Para empresas de eletrônicos de médio porte, esses ecossistemas abertos, apoiados por grupos como o Open Compute Project, são o santo graal, garantindo que não fiquem reféns do ecossistema proprietário de um único provedor.

Fornecimento e confiabilidade: o Known-Good Die

Em um sistema modular, os riscos relacionados ao fornecimento são extremamente altos. Se você estiver montando um encapsulamento com cinco chiplets e um deles estiver defeituoso, toda a montagem, incluindo os quatro chips funcionais e o interposer caro, vira sucata. Isso levou à exigência logística do Known-Good Die.

Para garantir a confiabilidade, as equipes de compras e engenharia precisam ir além da sondagem padrão:

1. WLBI (Wafer-Level Burn-In): teste de estresse dos chips no nível da wafer para eliminar falhas prematuras antes do encapsulamento.
2. Altos resultados de ATPG: exigir resultados de Geração Automática de Padrões de Teste >99% dos fornecedores para garantir a integridade lógica.
3. Integridade do dicing: avaliar métodos como stealth dicing ou plasma dicing em vez do dicing mecânico tradicional para evitar microfraturas que podem falhar sob estresse térmico.
4. Classificação térmica: usar dies com a menor corrente de fuga especificamente no centro de uma pilha 3D, onde o calor é mais difícil de gerenciar.

Ao adquirir esses componentes, é vital usar ferramentas como Octopart para garantir que as peças sejam obtidas por meio de distribuidores autorizados. Projetar um sistema modular em torno de um chiplet que está se aproximando do fim de vida é receita para desastre, portanto verificações rigorosas de ciclo de vida são obrigatórias durante a fase de compras.

Parceria com o Triângulo Dourado

A complexidade do encapsulamento avançado significa que a abordagem isolada de projeto está morta. É preciso entrar em um fluxo de co-design no qual o engenheiro de encapsulamento revise o floorplan do silício antes do tape-out. Essa colaboração entre o projetista de CI, o projetista do encapsulamento e o OSAT (Outsourced Semiconductor Assembly and Test) é frequentemente chamada de Triângulo Dourado.

Ao escolher um OSAT (como Amkor, ASE ou TSMC), certifique-se de que ele tenha um roadmap claro para hybrid bonding e montagem wafer-to-wafer. Essas tecnologias são o futuro da integração de alta densidade.

Também há um obstáculo comercial significativo: a pergunta “quem paga?”. Se um die de alto desempenho de US$ 500 for arruinado durante a montagem por um interposer de silício defeituoso de US$ 50, quem cobre o custo? Estabelecer protocolos claros de perda de rendimento de die para encapsulamento com seus parceiros é essencial antes do início da produção.

Projeto para teste e simulação

Como não é possível tocar fisicamente o meio de uma pilha 3D com uma sonda, a natureza de caixa-preta do encapsulamento avançado exige um Design for Test robusto. Os engenheiros devem incorporar estruturas JTAG e de autoteste interno na própria arquitetura do chiplet para diagnosticar problemas após a montagem.

Além disso, as ferramentas de software se tornaram a espinha dorsal da integração bem-sucedida. Plataformas como Altium Develop oferecem extensões de potência e de integridade de sinal que permitem simular o perfil elétrico e térmico de todo o encapsulamento como um sistema único e unificado. Simular essas interações complexas antes da fabricação é a única maneira de evitar o pesadelo de um redesenho caro.

O futuro é modular

A mudança em direção aos chiplets representa a alteração mais significativa na filosofia dos semicondutores em décadas. Ao nos afastarmos da abordagem monolítica de colocar tudo em um único chip, estamos abrindo caminho para uma eletrônica mais flexível, econômica e poderosa.

O futuro da eletrônica não é definido apenas pelo que é gravado no silício, mas por quão inteligentemente conseguimos unir tudo isso. Para empresas de médio porte, essa revolução modular é a chave para competir com os gigantes, oferecendo um caminho para a computação de alto desempenho sem o preço astronômico dos rendimentos monolíticos em 2 nm.

Perguntas frequentes

O que são chiplets e por que estão substituindo os SoCs monolíticos?

Chiplets são dies pequenos e funcionais que trabalham juntos dentro de um único encapsulamento. Eles substituem os grandes SoCs monolíticos porque dies menores oferecem maior rendimento, menor custo e melhor otimização do nó de processo. Em vez de usar silício caro de 3 nm ou 5 nm para tudo, cada chiplet pode usar o melhor nó para sua função, permitindo projetos mais eficientes e escaláveis.

Qual é a diferença entre encapsulamento 2.5D e 3D?

O encapsulamento 2.5D posiciona chiplets lado a lado sobre um interposer ou ponte de silício, permitindo conexões de alta largura de banda em curtas distâncias.

O encapsulamento 3D empilha dies verticalmente usando TSVs, colocando memória e lógica extremamente próximas uma da outra para latência ultrabaixa.

Os engenheiros escolhem entre eles com base nas necessidades de desempenho, restrições térmicas e complexidade do sistema.

Por que o gerenciamento térmico é um desafio tão grande em CIs 3D?

Empilhar dies cria um sanduíche térmico, aprisionando calor nas camadas centrais. Isso pode causar hotspots no die lógico, corrupção de memória ou falha prematura do dispositivo. Para gerenciar o calor, os engenheiros contam com:

• Floorplanning com consciência térmica
• TSVs térmicos (vias que transportam calor)
• Resfriamento microfluídico para casos extremos

Esses métodos ajudam a manter o desempenho e a confiabilidade em pilhas 3D densas e de alta potência.

O que é UCIe e por que ele é importante para ecossistemas de chiplets?

UCIe (Universal Chiplet Interconnect Express) é um padrão aberto de interconexão die-to-die que permite que chiplets de diferentes fornecedores se comuniquem. Ele resolve o problema de interoperabilidade criado por interfaces proprietárias e reduz o lock-in de fornecedor. O UCIe é essencial para viabilizar um verdadeiro mercado de chiplets, no qual as empresas podem combinar componentes para construir sistemas modulares e de alto desempenho.