PCBs de acionamento e controle de cargas de alta tensão com GreenPAK

Um dos maiores desafios em PCBs de alta tensão é o chaveamento e o acionamento de alta tensão para uma carga. Projetos de alta tensão envolvem preocupações com segurança, bem como desafios de EMC relacionados ao comportamento de chaveamento. Fontes de alimentação chaveadas, controles de motor e placas de controle de alta tensão exigem chaveamento controlado e, frequentemente, também exigem medições diretas de corrente e tensão na carga.

Essas funções são comumente divididas entre drivers de gate, amplificadores de detecção de corrente e um microcontrolador. Um processador programável de sinal misto pode consolidar a geração de PWM, temporização, lógica de sensoriamento e tratamento de falhas em um único dispositivo de controle. Isso mantém o estágio de chaveamento de alta tensão separado do domínio de controle de baixa tensão, ao mesmo tempo em que reduz a quantidade de lógica de controle de suporte.

Arquitetura de Controlador de Carga de Alta Tensão

Um controlador prático posiciona o processador de sinal misto entre o controlador do sistema e o driver de gate. O processador gera os comandos de chaveamento, monitora o feedback e determina quando o estágio de potência deve ser habilitado ou desabilitado. O driver de gate continua fornecendo a tensão de gate, a corrente de source e sink, o isolamento ou o deslocamento de nível exigidos pelos dispositivos de chaveamento.

Acionamento de Gate para Cargas de Alta Tensão

Os estágios de potência modernos de alta tensão são comumente construídos com MOSFETs de silício, embora projetos mais novos estejam usando cada vez mais FETs de SiC ou GaN, especialmente em alta tensão. O processador de sinal misto controla quando esses dispositivos comutam, mas normalmente não aciona seus gates diretamente. É necessário um driver de gate dedicado entre a lógica de controle e os FETs de potência.

O driver precisa ser selecionado de acordo com o dispositivo de chaveamento e a topologia. Tensão de gate, corrente de acionamento de pico, requisitos de isolamento e imunidade a transientes de modo comum podem afetar o comportamento de chaveamento. A lógica de controle estabelece a temporização, enquanto o driver e a rede de gate determinam a rapidez com que o dispositivo realmente liga e desliga.

Geração de PWM e Controle de Chaveamento

A geração de PWM é muito adequada para hardware programável porque a frequência de chaveamento, o ciclo de trabalho, a temporização de habilitação e o sequenciamento de pulsos podem ser implementados com lógica determinística. Contadores, osciladores, comparadores e lógica configurável podem gerar a forma de onda de chaveamento sem depender de um loop de firmware em execução contínua.

A mesma lógica pode impor condições de inicialização antes que o PWM seja habilitado. O chaveamento pode permanecer desabilitado até que a alimentação do driver de gate seja válida, a tensão do barramento esteja dentro da faixa e nenhuma entrada de falha esteja ativa. Temporizadores ou sequências de habilitação controladas também podem impedir que o estágio de potência passe imediatamente para sua condição final de operação.

Esses comportamentos devem ser projetados em função do estágio de potência. Inicialização irregular, sinais de habilitação assíncronos ou sequências de reinicialização mal controladas podem produzir grandes transientes de corrente e eventos de chaveamento imprevisíveis.

Temporização, Sensoriamento e Proteção contra Falhas

Estágios de meia-ponte e ponte completa exigem sinais de gate não sobrepostos. Atrasos programáveis podem estabelecer tempo morto para que um dispositivo esteja totalmente desligado antes que o dispositivo oposto ligue. O valor necessário deve incluir o atraso do driver de gate, o tempo de chaveamento, a resistência de gate e a variação dos componentes.

O mesmo processador pode monitorar a corrente da carga, a tensão do barramento, a temperatura e as saídas de falha do driver de gate. Muitas funções de proteção exigem apenas uma decisão por limiar, o que torna um comparador analógico preferível a uma medição completa por ADC quando o tempo de resposta é a principal restrição.

Entradas típicas de falha em hardware incluem:

• Detecção de sobrecorrente ou curto-circuito
• Sobretensão ou subtensão no barramento CC
• Detecção de sobretemperatura
• Saídas de falha do driver de gate

Esses sinais podem alimentar diretamente o caminho de desabilitação do PWM ou um latch de falha. Isso evita a latência associada à aquisição do ADC, a uma interrupção e a uma rotina de firmware. Após o desligamento, a lógica de controle pode manter um estado travado em desligado ou executar uma nova tentativa temporizada, dependendo do estresse admissível nos FETs, na carga e na fonte de alimentação.

Controle de Chaveamento com Consideração de EMI

Estágios de chaveamento de alta tensão podem produzir EMI conduzida e irradiada por meio de grandes eventos de dv/dt e di/dt. MOSFETs de silício podem gerar ringing no dreno e corrente de recuperação reversa durante comutação dura. MOSFETs de SiC aumentam o dv/dt, o que pode conduzir corrente de modo comum através de capacitâncias parasitas. Estágios com GaN comutam ainda mais rápido, fazendo com que pequenas indutâncias do loop de gate e do loop de comutação sejam capazes de produzir overshoot e ringing de alta frequência.

A borda de chaveamento é, portanto, a principal variável de controle. Transições mais rápidas reduzem a perda de chaveamento, mas também aumentam corrente transitória, overshoot de tensão e largura de banda de emissões. A taxa de borda deve ser tratada como um parâmetro de projeto ajustável, e não fixada na configuração mais rápida disponível no driver de gate.

Um processador programável de sinal misto pode controlar vários métodos práticos de ajuste da taxa de borda:

• Selecionar entre múltiplos resistores de gate com chaves analógicas ou pequenos FETs.
• Controlar a força do driver de gate ou os pinos de modo de slew rate.
• Selecionar caminhos de resistência separados para ligar e desligar.
• Aplicar comandos de acionamento de gate em estágios quando o driver suportar múltiplos níveis de corrente.

Esses controles permitem que o comportamento de chaveamento mude com as condições de operação. As configurações finais devem ser verificadas no gate e no nó de chaveamento, porque os parasitas da PCB, o comportamento do driver e as características do dispositivo determinam o dV/dt e dI/dt reais.

Use GreenPAK para Controle de Carga de Alta Tensão

Renesas GreenPAK simplifica o controle de carga de alta tensão ao integrar geração de PWM, monitoramento analógico, temporização e lógica de proteção em um único dispositivo programável. Comparadores integrados, referências de tensão, contadores e lógica configurável no chip podem lidar com limiares de corrente, monitoramento da tensão do barramento, condições de inicialização e detecção de falhas sem exigir ICs de controle separados para cada função.

LUTs configuráveis, flip-flops, elementos de atraso e contadores podem gerar sequências de chaveamento, tempo morto, comportamento de desligamento e lógica de reinicialização controlada diretamente em silício. Sem firmware adicional para manter ou atrasos de tempo de boot, GreenPAK fornece uma solução de controle determinística que pode reduzir o espaço na placa e simplificar o circuito de controle de baixa tensão ao redor do driver de gate.

As ferramentas de desenvolvimento Go Configure dão aos projetistas a capacidade de desenvolver lógica totalmente personalizada de chaveamento e proteção que também pode controlar a habilitação do driver de gate, a seleção de slew rate ou configurações programáveis de acionamento de gate. Esses processadores programáveis de sinal misto permitem que estágios de potência de alta tensão combinem sensoriamento, temporização, proteção e controle de chaveamento em uma arquitetura de controle menor.

Para saber mais, dê uma olhada nos componentes GreenPAK e nos exemplos de referência.

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