Đường kính Antipad, Crosstalk và Kết quả của IBM từ IPC APEX EXPO 2021

Ngày nay, có lẽ bạn không nghĩ IBM là một lực lượng lớn trong ngành công nghiệp PCB. IBM đã đẩy mạnh vào lĩnh vực đám mây và không nhận được nhiều sự quan tâm từ ngành công nghiệp điện tử. Tuy nhiên, công ty nổi tiếng với các máy chủ chính, máy chủ, Watson và khả năng AI đang tạo ra sóng gió trong cộng đồng thiết kế tốc độ cao với kết quả gần đây được trình bày tại IPC APEX 2021.

Bài báo được trình bày bởi một nhóm ba nhà nghiên cứu IBM tìm cách giảm nhiễu chéo giữa các lớp trong các thiết kế mật độ cao với vias PTH được khoan lùi. Bài báo khá thú vị khi nó xem xét hai khía cạnh của thiết kế via PTH khoan lùi mà người ta có thể không một cách trực giác liên kết với việc giảm nhiễu chéo. Tuy nhiên, trong thiết kế mật độ cao với khoảng cách rất thấp giữa các kết nối tốc độ cao, chúng ta phải tìm mọi cách để cố gắng giảm vấn đề tính toàn vẹn tín hiệu, bao gồm cả nhiễu chéo.

Kết quả của họ rất thú vị khi chúng ta xem xét đến antipads và ảnh hưởng của chúng đối với tính toàn vẹn tín hiệu. Với điều này trong tâm trí, hãy cùng xem xét những kết quả thú vị này và khám phá cách chúng có thể ảnh hưởng đến thực hành thiết kế của bạn trong tương lai.

Nhiễu chéo giữa các lớp là gì?

Trước khi đi sâu vào nội dung chính của bài báo của IBM, điều quan trọng là phải định nghĩa nhiễu chéo giữa các lớp trong một PCB tốc độ cao. Bạn có thể tự hỏi, tại sao nhiễu chéo lại xảy ra giữa hai lớp trong một PCB tốc độ cao? Chúng ta không thường xuyên đặt một lớp đất giữa các lớp tín hiệu trên một PCB tốc độ cao để ngăn chặn nhiễu chéo giữa các lớp sao? Mặc dù việc đặt các lớp đất giữa các lớp tín hiệu cung cấp sự cách ly, nhưng đôi khi việc đặt một lớp đất giữa mọi cặp lớp tín hiệu là khó khăn. Với các thiết kế có số lượng lớp cao mà cũng cần hỗ trợ định tuyến dày đặc của các tín hiệu tốc độ cao, bạn không phải lúc nào cũng có đủ điều kiện để đặt các lớp đất giữa mọi lớp tín hiệu.

Vào vấn đề nhiễu chéo giữa các lớp. Khi các đường dẫn được đặt trên các lớp liền kề, có khả năng xảy ra nhiễu chéo giữa các đường dẫn do sự ghép nối giữa các dẫn. Điều này bao gồm nhiễu chéo giữa các đường dẫn ghép nối rộng kiểm soát trở kháng trên các lớp liền kề. Một khuyến nghị điển hình với các đường dẫn kiểm soát trở kháng là định tuyến chúng theo hướng vuông góc vì điều này sẽ loại bỏ nhiễu chéo cảm ứng, mặc dù điều này không phải lúc nào cũng khả thi về mặt giải pháp định tuyến.

Ghép nối Rộng-Cạnh

Cá nhân tôi tránh sử dụng định tuyến vuông góc trên các dải stripline và chỉ chọn cách tách biệt theo chiều ngang (ghép cạnh) hoặc trên các lớp khác nhau. Trong các thiết kế có mật độ cao, khi bạn buộc phải sử dụng stripline trên các lớp kề nhau, bạn sẽ có ghép cạnh hoặc ghép cạnh-broadside giữa các đường dẫn. Điều này xảy ra với các đường dẫn đơn và cặp đường dẫn vi sai; lưu ý rằng bạn sẽ phải đối mặt với cặp đường dẫn vi sai khi định tuyến kỹ thuật số tốc độ cao.

Với cặp đường dẫn vi sai ghép cạnh-broadside, có một khoảng cách cụ thể giữa các cặp trên các lớp kề nhau tạo ra crosstalk ngược giữa các lớp bằng không. Trên thực tế, sức mạnh của crosstalk không hoàn toàn bằng không, nhưng bạn chắc chắn có thể giảm sức mạnh crosstalk xuống dưới -60 dB. Trong cặp đường dẫn vi sai, điều này xảy ra bởi vì trường từ của cặp tấn công sẽ song song hoàn hảo với mặt cắt của cặp nạn nhân, dẫn đến crosstalk vi sai giữa các lớp bằng không theo định luật Faraday.

Sự không đăng ký chính xác

Do độ chênh lệch trong quá trình sản xuất, khoảng cách giữa các cặp dây đối xứng sẽ không hoàn toàn bằng với giá trị thiết kế, và sẽ có một số sự không đồng nhất giữa các lớp. Điều này được gọi là sự không đăng ký và nó dẫn đến một lượng nhỏ nhiễu chéo xảy ra trong cặp bị ảnh hưởng. Sự không đăng ký này có thể cao tới 5 mils, đây là một giá trị đã được nghiên cứu trong công trình của IBM.

Scott McMorrow của Samtec có một bài thuyết trình xuất sắc cho thấy ảnh hưởng của sự không đồng nhất giữa các cặp dây đối xứng đối với nhiễu chéo giữa các lớp. Tôi đã trình bày một kết quả quan trọng từ bài thuyết trình của ông ở dưới đây vì nó mô tả rõ ràng cách khoảng cách giữa các cặp ảnh hưởng đến nhiễu chéo tiến.

Kết Quả trong Bài Báo của IBM

Bây giờ chúng ta có thể đi vào công trình nghiên cứu về nhiễu chéo giữa các lớp của IBM. Họ đã xem xét nhiễu chéo giữa các lớp từ hai khía cạnh: sự không đăng ký giữa các lớp và đường kính antipad trên các vias PTH. Chúng ta tự nhiên mong đợi rằng giảm sự không đăng ký sẽ có ảnh hưởng lớn nhất đến nhiễu chéo giữa các lớp, nhưng hóa ra, điều chỉnh đường kính antipad có ảnh hưởng lớn hơn trong việc giảm nhiễu chéo giữa các lớp so với việc giảm sự không đăng ký.

Không lặp lại tất cả các kết quả từ bài báo của họ, tôi sẽ tóm tắt ngắn gọn các kết quả quan trọng về tính toàn vẹn tín hiệu:

Nhiễu Chéo Giữa Các Lớp và Độ Tin Cậy so với Sự Không Đăng Ký

Khi sự không đồng đều giảm từ 5 mil xuống còn 3 mil, sức mạnh nhiễu chéo giữa các lớp trên các đường dây bị ảnh hưởng giảm đi, điều này phù hợp với kết quả từ McMorrow được trình bày ở trên. Điều quan trọng về kết quả này là nó có tính chất phổ quát: dung sai chặt chẽ hơn dẫn đến sự không đồng đều nhỏ hơn và nhiễu chéo thấp hơn trong toàn bộ bố cục PCB.

Kết quả bất ngờ hơn mà nhóm nghiên cứu tìm thấy là ảnh hưởng của việc thay đổi đường kính antipad đối với cùng một loại nhiễu chéo.

Đường Kính Antipad

Đối với các đường dẫn thực hiện chuyển đổi lớp qua các via PTH được khoan lùi, đường kính antipad cũng được phát hiện ảnh hưởng đến nhiễu chéo giữa các kết nối ghép nối. Antipad xung quanh một via xuyên lỗ đã được biết đến với việc thay đổi các thành phần thụ động xung quanh via và đường dẫn gần đó, tạo ra một sự không khớp trở kháng nhỏ gây ra tổn thất tích lũy. Trong bài báo của IBM, việc giảm đường kính antipad từ 30 mils xuống 28 mils trên một via PTH có đường kính 10 mil cũng dẫn đến sự giảm nhiễu chéo giữa các lớp. Đây là một ví dụ về một thay đổi thiết kế đơn giản sẽ giúp bạn giảm nhiễu chéo, nhưng nó phụ thuộc vào dung sai chính xác xung quanh một PTH với việc khoan lùi chính xác, điều mà không phải tất cả các nhà sản xuất có thể đáp ứng được.

Tóm Tắt

Kết quả được trình bày trong bài báo của IBM rất quan trọng vì chúng minh họa mối liên kết giữa một vấn đề quan trọng về tính toàn vẹn tín hiệu và dung sai sản xuất ở các quy mô nhỏ. Khi các thiết kế tiên tiến tiếp tục trở nên gọn gàng hơn, nhiều cuộc điều tra hơn nữa sẽ giúp tiết lộ ảnh hưởng của dung sai sản xuất đối với tính toàn vẹn tín hiệu và nguồn điện. Nhiễu chéo giữa các lớp không phải là một vấn đề mới cần được giải quyết. Một bài đánh giá tốt và một số chiến lược định tuyến thay thế để giảm nhiễu chéo giữa các lớp trong đường dẫn đôi có thể được tìm thấy trong bài báo sau đây năm 2013:

• Xiao, Kai, Jimmy Hsu, Yuan-Liang Li, Richard Kunze, Yinglei Ren, và Trung-Thu Nguyen. "Quản lý nhiễu chéo giữa các lớp trong đường dẫn đôi khác biệt." Trong Hội nghị quốc tế về Tương thích Điện từ IEEE 2013, tr. 724-729. IEEE, 2013.

Tại Altium, mục tiêu của chúng tôi là giữ bạn cập nhật với những phát triển mới nhất trong thiết kế kết nối, bao gồm các khía cạnh như antipads, nhiễu chéo, và tính toàn vẹn tín hiệu trong các thiết kế tốc độ cao. Khi ngành công nghiệp điện tử tiếp tục đẩy mạnh giới hạn của bao bì điện tử, bạn sẽ có tất cả các công cụ bạn cần để xây dựng các thiết kế chất lượng cao nhất với Altium Designer® và nền tảng Altium 365™. Hãy tiếp tục theo dõi blog để biết thêm các cập nhật về kỹ thuật và công nghệ.