Chiplet và đóng gói tiên tiến: Tích hợp mô-đun cho điện tử thế hệ tiếp theo

Kỷ nguyên “càng lớn càng tốt” trong thiết kế bán dẫn chính thức đã chạm trần. Trong nhiều thập kỷ, Định luật Moore — nhận định rằng số lượng transistor trên một vi mạch sẽ tăng gấp đôi sau mỗi hai năm — được duy trì đơn giản bằng cách thu nhỏ linh kiện. Nhưng khi tiến vào các tiến trình 3nm và 2nm, chúng ta đang nhận ra rằng các hệ thống trên chip (SoC) nguyên khối truyền thống (single-die) đang trở nên không còn bền vững về mặt kinh tế. Việc sản xuất các chip nguyên khối kích thước lớn tại những nút công nghệ tiên tiến này khiến tỷ lệ thành phẩm sụt giảm mạnh; chỉ một hạt bụi nhỏ cũng có thể làm hỏng cả một wafer silicon lớn như chiếc đĩa ăn tối, đẩy chi phí lên mức khổng lồ.

Giải pháp không chỉ nằm ở việc có thể nhồi nhét bao nhiêu transistor lên một miếng silicon, mà còn ở việc có thể ghép nối các phần khác nhau với nhau hiệu quả đến mức nào. Đây chính là thời đại của chiplet và đóng gói tiên tiến — một kiểu “Lego hóa” điện tử theo hướng mô-đun, hứa hẹn dân chủ hóa điện toán hiệu năng cao.

Những điểm chính cần nhớ

• Chiplet thay thế các SoC nguyên khối cỡ lớn. Die nhỏ hơn giúp cải thiện tỷ lệ thành phẩm, giảm chi phí và cho phép kết hợp nhiều nút công nghệ khác nhau trong cùng một package.
• Đóng gói tiên tiến (2.5D và 3D) cho phép tích hợp mật độ cao. Interposer đặt cạnh nhau và xếp chồng theo chiều dọc giúp tăng hiệu năng nhưng cũng tạo ra những thách thức nhiệt rất lớn.
• Chuẩn hóa là yếu tố thiết yếu. Các giao tiếp như UCIe cho phép chiplet từ nhiều nhà cung cấp khác nhau giao tiếp với nhau, giảm phụ thuộc vào một nhà cung cấp và mở ra một hệ sinh thái rộng hơn.
• Độ tin cậy và nguồn cung trở nên quan trọng hơn bao giờ hết. Kiểm thử Known-Good-Die, các phương pháp dicing tốt hơn và sự phối hợp chặt chẽ giữa đội ngũ silicon, đóng gói và OSAT là bắt buộc để đảm bảo thành công ở cấp hệ thống.

Kiến trúc: Cách chúng ta xếp bộ bài

Sự thay đổi nền tảng trong kiến trúc là phân rã chức năng (disaggregation) — chia một thiết kế lớn, phức tạp thành các die chức năng nhỏ hơn gọi là chiplet. Điều này cho phép kỹ sư phối ghép các thành phần theo đúng nhu cầu cụ thể, một khái niệm được gọi là tích hợp dị thể (heterogeneous integration).

Ví dụ, tại sao phải lãng phí diện tích silicon 5nm đắt đỏ cho một die I/O hoặc một thành phần RF vốn hoạt động hoàn toàn tốt trên tiến trình 28nm? Bằng cách tách chúng ra, bạn có thể dùng nút công nghệ tối ưu chi phí nhất cho từng chức năng cụ thể trong cùng một package.

Đóng gói 2.5D

Trong đóng gói 2.5D, các chiplet được đặt cạnh nhau trên một interposer silicon hoặc một cầu nối, chẳng hạn như EMIB của Intel (embedded multi-die interconnect bridge). Các cấu trúc này cung cấp liên kết mật độ cao, cho phép dữ liệu truyền giữa các die với điện trở tối thiểu, khiến hệ thống gần như “nghĩ” rằng đó là một khối silicon duy nhất.

Đóng gói 3.0D

Khi không gian theo chiều ngang không còn, chúng ta chuyển sang chiều dọc. Đóng gói 3D bao gồm việc xếp chồng bộ nhớ trực tiếp lên trên logic. Điều này được thực hiện thông qua TSV (through-silicon via), các trụ đồng thẳng đứng đi xuyên qua silicon để liên kết các lớp với nhau. Kiểu tích hợp theo chiều dọc này là vũ khí tối thượng để chống lại độ trễ, đưa nơi lưu trữ dữ liệu đến gần năng lực xử lý chỉ trong vài micromet.

Bài toán “chiếc sandwich nhiệt”

Trong khi việc xếp chồng chip giải quyết vấn đề độ trễ, nó lại tạo ra một “chiếc sandwich nhiệt”. Trong một stack 3D, các lớp ở giữa bị kẹt lại, không có đường trực tiếp để truyền nhiệt tới bộ tản nhiệt. Đây không chỉ là nút thắt hiệu năng mà còn là cơn ác mộng về độ tin cậy. Nhiệt từ một die logic hiệu năng cao có thể lan sang bộ nhớ băng thông cao (HBM) nhạy cảm, dẫn đến lật bit hoặc hỏng dữ liệu vĩnh viễn.

Các điểm nóng cục bộ, nơi một khối số học logic tạo ra nhiệt lượng lớn, có thể nhanh chóng vượt quá khả năng dẫn nhiệt của vùng silicon xung quanh. Để giải quyết vấn đề này, các kỹ sư đang áp dụng một số giải pháp sáng tạo:

• Floorplanning có xét đến nhiệt: Đặt các khối nóng nhất ở rìa die để nhiệt dễ thoát ra hơn.
• TSV nhiệt: Triển khai các via dùng để dẫn nhiệt thay vì dẫn dữ liệu, về cơ bản hoạt động như các bộ tản nhiệt bên trong chip.
• Làm mát vi lưu chủ động: Trong các trường hợp cực đoan, các kênh làm mát được khắc trực tiếp vào silicon, cho phép chất làm mát lỏng chảy xuyên qua lõi chip.

Giải bài toán liên kết “Tháp Babel”

Trong lịch sử, rào cản lớn nhất đối với một hệ sinh thái mô-đun chính là các giao tiếp độc quyền kiểu “bí quyết riêng”. Nếu bạn mua một chiplet từ Nhà cung cấp A, nó đơn giản là không thể “nói cùng ngôn ngữ” với chiplet từ Nhà cung cấp B — một “Tháp Babel” về kỹ thuật khiến các kỹ sư thường rơi vào thế bế tắc.

Cuối cùng, chuẩn hóa đang đến để giải cứu với UCIe (Universal Chiplet Interconnect Express). Chuẩn mở này hướng tới việc tạo ra một hệ sinh thái plug-and-play, nhưng quan trọng hơn, nó mở ra lối thoát khỏi cái bẫy thương mại mang tên phụ thuộc nhà cung cấp. Với các doanh nghiệp điện tử tầm trung, những hệ sinh thái mở này, được hỗ trợ bởi các tổ chức như Open Compute Project, chính là “chén thánh”, giúp họ không bị trói buộc bởi hệ sinh thái độc quyền của một nhà cung cấp duy nhất.

Nguồn cung và độ tin cậy: Known-Good Die

Trong một hệ thống mô-đun, mức độ rủi ro trong khâu tìm nguồn cung là cực kỳ cao. Nếu bạn đang lắp ráp một package gồm năm chiplet mà một trong số đó bị lỗi, toàn bộ cụm lắp ráp — bao gồm bốn chip còn hoạt động tốt và interposer đắt tiền — đều trở thành phế phẩm. Điều này dẫn đến yêu cầu hậu cần mang tên Known-Good Die.

Để đảm bảo độ tin cậy, đội ngũ thu mua và kỹ thuật phải vượt ra ngoài phương pháp probing tiêu chuẩn:

1. WLBI (Wafer-Level Burn-In): Kiểm tra sức chịu đựng của chip ngay ở cấp wafer để loại bỏ các lỗi hỏng sớm trước khi đóng gói.
2. Kết quả ATPG cao: Yêu cầu nhà cung cấp đạt kết quả Automatic Test Pattern Generation >99% để đảm bảo tính toàn vẹn logic.
3. Tính toàn vẹn khi dicing: Đánh giá các phương pháp như stealth dicing hoặc plasma dicing thay cho dicing cơ học truyền thống nhằm tránh các vi nứt có thể hỏng dưới ứng suất nhiệt.
4. Phân loại nhiệt: Sử dụng các die có dòng rò thấp nhất riêng cho vị trí trung tâm của stack 3D, nơi nhiệt khó kiểm soát nhất.

Khi tìm nguồn các linh kiện này, điều tối quan trọng là phải sử dụng các công cụ như Octopart để đảm bảo linh kiện được mua qua các nhà phân phối được ủy quyền. Thiết kế một hệ thống mô-đun xoay quanh một chiplet sắp hết vòng đời là công thức dẫn đến thảm họa, vì vậy kiểm tra vòng đời nghiêm ngặt là yêu cầu bắt buộc trong giai đoạn thu mua.

Hợp tác với “Tam giác vàng”

Độ phức tạp của đóng gói tiên tiến đồng nghĩa với việc cách tiếp cận thiết kế theo kiểu tách biệt từng bộ phận đã lỗi thời. Bạn phải bước vào quy trình đồng thiết kế, trong đó kỹ sư đóng gói xem xét floorplan silicon trước khi tape-out. Sự phối hợp giữa nhà thiết kế IC, nhà thiết kế package và OSAT (Outsourced Semiconductor Assembly and Test) thường được gọi là Tam giác vàng.

Khi lựa chọn OSAT (chẳng hạn như Amkor, ASE hoặc TSMC), hãy đảm bảo họ có lộ trình rõ ràng cho hybrid bonding và lắp ráp wafer-to-wafer. Đây là những công nghệ của tương lai cho tích hợp mật độ cao.

Ngoài ra còn có một rào cản thương mại đáng kể: câu hỏi “ai trả tiền?”. Nếu một die hiệu năng cao trị giá 500 USD bị hỏng trong quá trình lắp ráp do một interposer silicon lỗi trị giá 50 USD, ai sẽ chịu chi phí đó? Việc thiết lập các quy trình rõ ràng về tổn thất tỷ lệ thành phẩm từ die đến package với các đối tác là điều thiết yếu trước khi bắt đầu sản xuất.

Thiết kế để kiểm thử và mô phỏng

Bởi vì bạn không thể chạm đầu dò vật lý vào phần giữa của một stack 3D, bản chất “hộp đen” của đóng gói tiên tiến đòi hỏi Design for Test mạnh mẽ. Các kỹ sư phải tích hợp JTAG và các cấu trúc tự kiểm tra nội bộ ngay trong chính kiến trúc chiplet để chẩn đoán lỗi sau khi lắp ráp.

Ngoài ra, các công cụ phần mềm đã trở thành xương sống của quá trình tích hợp thành công. Những nền tảng như Altium Develop cung cấp các phần mở rộng về công suất và toàn vẹn tín hiệu cho phép bạn mô phỏng đặc tính điện và nhiệt của toàn bộ package như một hệ thống thống nhất duy nhất. Mô phỏng những tương tác phức tạp này trước khi sản xuất là cách duy nhất để tránh cơn ác mộng phải thiết kế lại với chi phí khổng lồ.

Tương lai là mô-đun

Sự chuyển dịch sang chiplet đại diện cho thay đổi lớn nhất trong triết lý bán dẫn trong nhiều thập kỷ qua. Bằng cách rời xa cách tiếp cận nguyên khối “mọi thứ trên một chip”, chúng ta đang mở ra cánh cửa cho các hệ thống điện tử linh hoạt hơn, tiết kiệm chi phí hơn và mạnh mẽ hơn.

Tương lai của điện tử không chỉ được quyết định bởi những gì được khắc trên silicon, mà còn bởi mức độ thông minh trong cách chúng ta ghép nối tất cả lại với nhau. Với các doanh nghiệp tầm trung, cuộc cách mạng mô-đun này là chìa khóa để cạnh tranh với các ông lớn, mang lại con đường tiếp cận điện toán hiệu năng cao mà không phải gánh mức giá khổng lồ của tỷ lệ thành phẩm nguyên khối ở tiến trình 2nm.

Câu hỏi thường gặp

Chiplet là gì, và tại sao chúng đang thay thế SoC nguyên khối?

Chiplet là các die chức năng nhỏ hoạt động cùng nhau bên trong một package duy nhất. Chúng thay thế các SoC nguyên khối cỡ lớn vì die nhỏ hơn cho tỷ lệ thành phẩm cao hơn, chi phí thấp hơn và tối ưu nút công nghệ tốt hơn. Thay vì dùng silicon 3nm hoặc 5nm đắt đỏ cho mọi thứ, mỗi chiplet có thể dùng nút công nghệ phù hợp nhất với chức năng của nó, từ đó tạo ra các thiết kế hiệu quả hơn và dễ mở rộng hơn.

Sự khác biệt giữa đóng gói 2.5D và 3D là gì?

Đóng gói 2.5D đặt các chiplet cạnh nhau trên interposer hoặc cầu nối silicon, cho phép các kết nối băng thông cao với khoảng cách ngắn.

Đóng gói 3D xếp chồng các die theo chiều dọc bằng TSV, đưa bộ nhớ và logic đến cực gần nhau để đạt độ trễ siêu thấp.

Các kỹ sư lựa chọn giữa hai phương án này dựa trên nhu cầu hiệu năng, giới hạn nhiệt và độ phức tạp của hệ thống.

Tại sao quản lý nhiệt lại là thách thức lớn trong IC 3D?

Xếp chồng die tạo ra một “chiếc sandwich nhiệt”, giữ nhiệt lại ở các lớp giữa. Điều này có thể gây ra điểm nóng trên die logic, làm hỏng dữ liệu bộ nhớ hoặc khiến thiết bị hỏng sớm. Để quản lý nhiệt, các kỹ sư dựa vào:

• Floorplanning có xét đến nhiệt
• TSV nhiệt (via dẫn nhiệt)
• Làm mát vi lưu cho các trường hợp cực đoan

Những phương pháp này giúp duy trì hiệu năng và độ tin cậy trong các stack 3D dày đặc, công suất cao.

UCIe là gì, và tại sao nó quan trọng đối với hệ sinh thái chiplet?

UCIe (Universal Chiplet Interconnect Express) là một chuẩn kết nối die-to-die mở, cho phép chiplet từ các nhà cung cấp khác nhau giao tiếp với nhau. Nó giải quyết vấn đề khả năng tương tác do các giao tiếp độc quyền tạo ra và giảm phụ thuộc vào nhà cung cấp. UCIe là yếu tố thiết yếu để hình thành một thị trường chiplet thực sự, nơi các công ty có thể phối ghép các thành phần để xây dựng các hệ thống mô-đun hiệu năng cao.