Données de fiabilité SAP

L'une des questions qui me sont régulièrement posées concernant le processus A-SAP™ d'Averatek est « quelles données avez-vous pour démontrer la fiabilité des PCB ? » C'est une excellente question et un sujet de blog intéressant. Je vais partager des données spécifiquement issues de cartes de circuits imprimés construites avec le processus A-SAP™ d'Averatek, incluant les résultats D-Coupon, IST et SIR, et j'explorerai également certaines manières moins évidentes de penser à comment les processus SAP peuvent améliorer la fiabilité globale des cartes de circuits imprimés.

Pour ceux qui ne sont pas familiers avec le processus semi-additif de fabrication de PCB, veuillez vous référer à quelques-uns de nos blogs précédents. Nous avons parcouru les notions de base du traitement SAP, examiné récemment certaines des questions principales liées à l'empilement des circuits imprimés, exploré certaines des « règles de conception » ou « directives de conception » qui ne changent pas lors de la conception avec ces tailles de caractéristiques ultra-haute densité. et exploré l'espace de conception autour de la possibilité d'utiliser ces largeurs de pistes de circuit ultra-haute densité dans les régions d'échappement BGA et des pistes plus larges dans le champ de routage. L'avantage est une réduction du nombre de couches de circuits et la préoccupation est de maintenir une impédance de 50 ohms. Eric Bogatin a récemment publié un livre blanc analysant précisément cet avantage et cette préoccupation.

Commençons par les critères de fiabilité évidents : les coupons D-Coupons, les coupons IST, les tests de résistance au pelage et les tests SIR. Ok, peut-être que SIR n’est pas le critère le plus évident que je pourrais choisir, mais comme le processus A-SAP™ utilise un système catalyseur à base de palladium pour obtenir la couche ultra-mince de cuivre chimique, il y avait des préoccupations concernant le palladium restant conducteur après le traitement, donc je l'ai inclus ici.

Test de Résistance à l'Isolation de Surface :

Tout résidu de catalyseur au palladium sur la surface du stratifié ne devient pas conducteur et dégrade l'isolation entre les conducteurs. Cela est démontré par des résultats comparables entre A-SAP™ et le traitement par gravure soustractive.

Test IST :

Test selon IPC TM-650-26.26a
Vias Métallisés :

• Test réussi dans les conditions de test à 150oC pour 500 cycles

Circuits à Micro-vias :

• Test réussi dans les conditions de test à 190oC pour 500 cycles après le test des vias métallisés

Test D-Coupon :  
Test selon IPC TM-650-2.6.27b Résultats des Tests

• Plusieurs licenciés ont testé plusieurs configurations de coupons et le processus fonctionne sur le système de Stress Thermique OM avec des résultats positifs. Les licenciés incluent Calumet Electronics, American Standard Circuits, et FTG. Des résultats de tests supplémentaires ont été fournis par NSWC Crane en tant qu'Agent Exécutif pour les Cartes de Circuits Imprimés pour le Département de la Défense.
• Les conditions de test pour les paramètres de Reflow étaient de 6 cycles de 45 à soit 230, 245 ou 260oC suivis par les paramètres de Choc Thermique de 100 cycles de -55 à 170oC.
• Un total de 83 ensembles de coupons issus de 6 séries de processus différents ont été testés dans le test IPC TM-650-2.6.27b avec des vias simples, des vias décalés et des vias empilés (2)
• Des tests supplémentaires sont en cours pour augmenter l'échantillonnage des processus et la profondeur des piles de via, qui devraient être terminés d'ici la fin de l'été.

Test de Résistance au Pelage :

Un travail significatif a été réalisé pour effectuer des tests de résistance au pelage sur une variété de matériaux de cartes de circuits, incluant le FR4, des matériaux spéciaux, des matériaux de circuits flexibles et des matériaux de montage en utilisant le processus A-SAP™. J'hésite même à inclure cela car dès que c'est imprimé, cela devient obsolète avec tant de travaux de développement en cours. La liste des matériaux de cartes de circuits ci-dessous a tous été testée avec des résultats acceptables par l'industrie pour les résistances au pelage. S'il vous plaît, ne pensez pas que d'autres matériaux ne passent pas les tests, plus probablement, les tests n'ont tout simplement pas encore été complétés !

Calumet Electronics, le pionnier des fabricants de PCB qui a été le premier à exécuter le processus A-SAP™. J'ai demandé à Meredith LaBeau, CTO de Calumet Electronics, où ils en étaient avec le développement du processus et elle a répondu : « Nous avons terminé tout le développement du processus au cours des deux dernières années, faisant passer le niveau de préparation à la fabrication d'un 5 à un 9 (production à faible taux). À travers ce processus de développement, nous avons effectué des tests significatifs pour la fiabilité, incluant les résistances au pelage, le stress thermique et le cyclage avec microvias, ainsi que des structures décalées. De plus, nous avons traité plus de 1000 panneaux, et les avons testés avec la continuité électrique et l'analyse de microsection.

À travers les phases de développement du A-SAP™, nous avons utilisé la technologie sur tous les substrats traditionnels et de nombreux substrats non traditionnels, avec succès, ainsi que la fabrication de toutes les caractéristiques traditionnelles des PCB avec une fiabilité approuvée. 

Les données incluses ici concernent spécifiquement le processus A-SAP™, actuellement fabriqué aux États-Unis. Une recherche rapide sur Google fournira également des données de fiabilité pour le processus mSAP fabriqué en grande quantité en Asie. Le processus mSAP en Asie est produit dans des installations construites sur mesure et est assez différent des processus mSAP exécutés aux États-Unis. Je n'ai personnellement vu aucune donnée de fiabilité de ce type pour les processus exécutés dans les installations de fabrication américaines.

Réflexions sur la fiabilité des PCB au-delà des résultats de tests :

En dépassant les traditionnelles informations de test sur la "fiabilité", je souhaiterais également aborder certaines des manières moins intuitives par lesquelles le processus SAP peut améliorer la fiabilité. Pour commencer, la fiabilité des microvias est un sujet brûlant depuis de nombreuses années, avec d'innombrables heures de travail consacrées à comprendre les défis et à identifier des solutions. Réduire la dépendance aux microvias, en particulier les microvias empilés, va certainement améliorer la fiabilité. Les processus SAP peuvent aider le concepteur de circuits imprimés à faire exactement cela. Réduire les largeurs de ligne de 75 microns ou plus à 50 microns ou moins offre quelques avantages différents selon ce qui est important pour chaque conception en particulier :

• Réduire la largeur de ligne peut et va réduire le nombre de couches, ce qui à son tour réduit le nombre de couches de microvias et le nombre de cycles de laminage.
• Réduire la largeur de ligne et l'espacement peut libérer de l'espace pour utiliser des microvias décalés plutôt que des microvias empilés.
• Réduire la largeur de ligne peut libérer de l'espace pour des trous traversants plus grands, éliminant potentiellement les vias aveugles et permettant au concepteur d'utiliser la technologie des trous traversants plutôt que des microvias empilés ou décalés.

En fait, chacun de ces points pourrait faire l'objet d'une étude de cas dans un futur blog ! Veuillez suivre nos prochains blogs qui exploreront plus en détail ces avantages et examineront les bénéfices liés à la possibilité d'utiliser des diélectriques plus fins, tout en respectant les exigences d'impédance et en réduisant l'épaisseur totale du PCB.