Componenti ADC/DAC con interfaccia JESD204

Molti sistemi più semplici includeranno una capacità di segnale misto, che a volte è integrata nel controller ospite tramite un ADC. Per campionamenti più accurati o più veloci, spesso si utilizza un ADC esterno, incluso nei sistemi che richiedono campionamenti molto veloci o sintesi con tassi di funzionamento GSps. Cosa succede quando queste capacità devono essere implementate su più convertitori di dati, tutti operanti a tassi di campionamento molto veloci e sincronizzati con un oscillatore di riferimento?

Per i sistemi avanzati a segnale misto con più convertitori di dati, non possiamo fare affidamento su bus sincroni semplici o interfacce seriali generiche. Fortunatamente, JEDEC ha sviluppato un'interfaccia specializzata proprio per questo tipo di situazione: l'interfaccia JESD204. Questa interfaccia è destinata a facilitare le difficoltà di instradamento associate all'uso di corsie LVDS quando si impone la sincronizzazione su più convertitori di dati senza limitare i tassi di campionamento a valori bassi.

Questo articolo delineerà i requisiti di progettazione importanti presenti nell'interfaccia JESD204 per l'uso con più ADC e/o DAC operanti a tassi di campionamento veloci. La chiave che lega insieme questo tipo di sistema è il controller ospite, che è un FPGA con l'interfaccia istanziata dall'IP del fornitore.

Riguardo l'Interfaccia JESD204

Gli ADC e i DAC possono operare a tassi di campionamento molto elevati se necessario, raggiungendo facilmente la gamma GSps (giga-campioni al secondo). Questo è un tasso di campionamento molto elevato che è appropriato per l'acquisizione di segnali RF (con un ADC) o la generazione di forme d'onda a tassi di ripetizione RF (con un DAC). Quando un sistema opera con un singolo convertitore di dati, può essere utilizzata un'interfaccia seriale veloce per inviare/ricevere dati da/a un controller ospite del sistema. Tuttavia, quando sono presenti più convertitori di dati in un sistema, spesso è necessaria la sincronizzazione, e questo è difficile da imporre a un'interfaccia seriale come LVDS.

Qui entra in gioco l'interfaccia JESD204. Questa interfaccia standardizzata, pubblicata da JEDEC, è stata sviluppata per sostituire l'uso di collegamenti LVDS tra convertitori di dati, così come tra ogni convertitore di dati e un ospite di sistema. La revisione più recente dello standard (Rev C, o JESD204C) definisce un protocollo seriale che può essere utilizzato per sincronizzare più ADC e/o DAC operanti a un alto tasso di campionamento. Le funzioni primarie che possono essere sincronizzate sono il campionamento del segnale, la sintesi e il timing su più convertitori di dati.

Poiché l'interfaccia JESD204 è stata sviluppata come sostituzione per LVDS con ADC/DAC, vale la pena confrontare l'implementazione di queste due interfacce su più convertitori di dati:

I componenti ADC/DAC che supportano l'interfaccia JESD204 avranno il blocco I/O integrato direttamente nel die, mentre il controller ospite del sistema avrà l'interfaccia istanziata nel tessuto di interconnessione FPGA. Per garantire la sincronizzazione del sistema, gli ADC/DAC con un'interfaccia JESD204 includeranno pin SYNC/SYSREF dedicati per supportare il trigger dell'orologio da un dispositivo JESD204C o JESD204B, rispettivamente.

Vantaggi di JESD204

Non potrebbe essere ovvio dalla tabella sopra, ma il principale vantaggio dell'interfaccia JESD204 per multipli convertitori di dati è il suo metodo di temporizzazione. La topologia di un sistema conforme a JESD204 coinvolge il campionamento sincrono attraverso tutti i dispositivi tramite la distribuzione dell'oscillatore di riferimento, come illustrato nello schema a blocchi qui sotto. Questo allinea tutti i convertitori di dati allo stesso orologio del controller host, e quindi il campionamento/sintesi è temporizzato allo stesso orologio del sistema host.

Il campionamento/la sintesi è innescato nei singoli convertitori di dati con un pin SYNC, che poi guida i dati a fluire dai singoli convertitori di dati verso il controller host. I flussi di dati hanno i propri orologi incorporati, quindi l'interfaccia può automaticamente compensare i due flussi di dati. Questo è il motivo per cui le linee di dati differenziali da ciascun convertitore di dati non richiedono un abbinamento di lunghezza con un'interfaccia JESD204. Tecnicamente, lo stesso tipo di funzione di compensazione potrebbe essere aggiunto a un insieme di ADC/DAC cascata che utilizza LVDS, ma ciò richiederebbe il calcolo della compensazione nel software o nella logica.

Se si osserva la distribuzione dell'orologio/sincronizzazione tra la fonte dell'orologio, il controller host e i convertitori di dati, ci sarà un certo budget di tolleranza per lo sfasamento consentito per l'interfaccia JESD204 istanziata nel processore principale. Questo budget di disallineamento tra le tracce più lunghe e più corte nell'interfaccia deve essere entro un certo valore massimo di sfasamento che può essere compensato dallo schema di temporizzazione dell'interfaccia. Se si opera entro il budget di sfasamento, l'interfaccia sarà in grado di rilevare i disallineamenti tra i flussi di dati in arrivo risultanti sui canali DATA, e la compensazione può essere effettuata nella logica. Ciò restituisce la vera differenza di fase tra i segnali campionati.

Multipli ADC/DAC JESD204 vs. Componenti Multicanale

Se sei familiare con gli ADC/DAC, allora dovresti sapere che questi componenti spesso hanno multipli canali di ingresso/uscita per l'acquisizione/generazione del segnale. Dato che questo è il caso, è lecito chiedersi: qual è il vantaggio dell'uso di ADC separati con un'interfaccia come JESD204 rispetto all'uso di un singolo ADC/DAC multicanale?

Alcune delle sfide presenti nell'uso di un ADC multicanale rispetto a ADC individuali includono:

• Diafonia tra canali

• Abbinamento di guadagno, offset e gamma dinamica

• Campionamento interlacciato

• Dissipazione di potenza e calore

Le stesse sfide possono essere presenti in un DAC multicanale. Questi componenti possono offrire decine di canali in un singolo chip, quindi consentono densità molto elevate quando necessario. Tuttavia, ci sono alcune condizioni che accompagnano quella libertà di progettazione. Nota che ci sono ADC multicanale che includono un'interfaccia JESD204. I vantaggi di ciascun approccio sono delineati di seguito.

Fondamentalmente, un ADC multicanale con un unico riferimento controllabile potrebbe non offrire la flessibilità necessaria per acquisire o generare diversi tipi di segnali in termini di offset, livello di rumore (risoluzione, gamma dinamica e/o guadagno). Con ADC separati, le caratteristiche di campionamento/sintesi possono essere impostate indipendentemente, anche se ciò aumenta il numero di componenti per ogni interfaccia. Pertanto, il principale compromesso è una minore densità. Tuttavia, questa minore densità è necessaria per ridurre il diafonia.

La considerazione importante deriva dalla diafonia come funzione della frequenza. Alle frequenze RF, la diafonia tra i canali sarà più intensa che a frequenze più basse, e tale diafonia si rifletterà tra i canali in un ADC che utilizzerebbe il campionamento simultaneo. La soluzione sarebbe utilizzare il campionamento interlacciato, ma ora si perde completamente la capacità di rilevare gli sfasamenti di fase tra i canali proprio perché non vengono campionati simultaneamente. Questo dovrebbe anche illustrare il vantaggio di un'interfaccia compatibile con JESD204 per più convertitori di dati: determinazione precisa della fase alle frequenze RF.

Componenti Compatibili con JESD204 Esempio

Molti componenti disponibili sul mercato offrono elevate velocità di campionamento con un'interfaccia JESD204B o JESD204C. Nuovi componenti con interfaccia JESD204C stanno ancora arrivando sul mercato, e alcuni esempi di questi saranno presentati di seguito.

Analog Devices AD9207BBPZ-6G

L'AD9207BBPZ-6G di Analog Devices è un ADC doppio a 12 bit con una velocità di campionamento massima che raggiunge i 6 GSps. L'interfaccia di streaming dei dati in questo componente è selezionabile tra JESD204B o JESD204C, con la massima velocità di streaming dei dati che raggiunge i massimi conformi allo standard dell'interfaccia di 15,5 Gbps (JESD204B) o 24,75 Gbps (JESD204C) aggregati su 8 corsie. Per controllare il rumore in modo comune in ingresso, questo componente doppio utilizza un'interfaccia di ingresso differenziale da 1,475 Vpp con un orologio di campionamento ad alta frequenza generato con un PLL integrato. La risoluzione di campionamento è inoltre selezionabile tra 8, 12, 16 e 24 bit a seconda della modalità JESD204B o JESD204C. Una versione più recente di questo componente, l'AD9213BBPZ-6G, offre molte delle stesse capacità ma con una velocità di campionamento fino a 10,25 GSps.

Texas Instruments ADC12QJ1600AAVQ1

L'ADC12QJ1600AAVQ1 di Texas Instruments è un ADC veloce con una velocità di campionamento massima che raggiunge 1,6 GSps con architettura non interlacciata. Il componente è un ADC a quattro canali con interfaccia JESD204C che supporta da 2 a 8 (quattro/doppio canale) o da 1 a 4 (singolo canale) corsie serdes con una velocità massima di trasmissione dati di 17,16 Gbps (codifica 64B/66B o 8B/10B). La larghezza di banda in ingresso a piena potenza -3 dB è di 6 GHz, che fornisce una risposta in frequenza piatta per sistemi lidar FMCW o altri sistemi basati sulla ricezione di impulsi. Questa larghezza di banda in ingresso è adatta anche per il campionamento RF diretto nelle bande L e S.

Texas Instruments DAC38RF86IAAVR

Il DAC38RF86IAAVR di Texas Instruments è un DAC compatibile con JESD204 con risoluzione a 14 bit e una velocità di campionamento massima di 9 GSps. Il componente offre una sintesi diretta dei segnali di base o dei segnali di trasmissione per l'uso in applicazioni come radar o comunicazioni wireless. Il dispositivo fornisce un'uscita single-ended con un balun integrato. L'orologio interno è ottenuto con un NCO integrato, consentendo l'uso di un oscillatore di riferimento a frequenza inferiore. Per facilitare l'implementazione di un'interfaccia JESD204 per questi componenti, Texas Instruments fornisce IP per l'uso nello sviluppo FPGA.

Altri Componenti a Supporto dei Convertitori di Dati

I sistemi che utilizzano convertitori di dati operanti a frequenze molto alte sono altamente specializzati e possono richiedere molti altri componenti in una catena di segnale per garantire un'acquisizione del segnale accurata. Questi componenti includono interfacce digitali con interfacce analogiche, quindi le pratiche utilizzate nel layout del PCB richiedono l'isolamento tra queste sezioni della scheda, e ciò a volte motiva l'uso di filtri o di terminazioni in serie in eccesso su alcune reti.

Alcuni degli altri componenti che i progettisti potrebbero aver bisogno di supportare l'acquisizione/sintesi del segnale in cascata includono:

• Oscillatori di riferimento che possono fornire funzionalità di orologio di sistema

• FPGA che possono controllare l'acquisizione/sintesi del segnale

• Amplificatori a basso rumore per segnali RF ricevuti

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