Dati di Affidabilità SAP

Una delle domande che mi vengono poste regolarmente riguardo al processo A-SAP™ di Averatek è "quali dati avete per dimostrare l'affidabilità delle PCB?" Questa è un'ottima domanda e un argomento interessante per un blog. Condividerò dati specifici relativi a circuiti stampati realizzati con il processo A-SAP™ di Averatek, inclusi i risultati D-Coupon, IST e SIR, e esplorerò anche alcuni modi meno ovvi di pensare a come i processi SAP possano migliorare l'affidabilità complessiva delle schede a circuito stampato.

Per coloro che non sono familiari con il processo semi-additivo per PCB, si prega di fare riferimento ad alcuni dei nostri blog precedenti. Abbiamo esaminato le nozioni di base del processo SAP, di recente abbiamo guardato ad alcune delle domande principali relative allo stack up del circuito stampato, esplorato alcune delle “regole di progettazione” o “linee guida di progettazione” che non cambiano quando si progetta con queste dimensioni di caratteristiche ultra-alta densità. e abbiamo esplorato lo spazio di progettazione attorno alla possibilità di utilizzare queste larghezze di tracce di circuito ultra-alta densità nelle regioni di fuga BGA e tracce più larghe nel campo di routing. Il vantaggio è una riduzione degli strati del circuito e la preoccupazione è mantenere un'impedenza di 50 ohm. Eric Bogatin ha recentemente pubblicato un white paper che analizza proprio questo vantaggio e questa preoccupazione.

Cominciamo con i criteri di affidabilità ovvi: D-Coupons, IST Coupons, test di resistenza al distacco e test SIR. Ok, forse SIR non è il criterio più ovvio che potrei scegliere, ma poiché il processo A-SAP™ utilizza un sistema catalizzatore a base di palladio per ottenere lo strato ultra-sottile di rame elettroless, c'erano preoccupazioni che il palladio rimanesse conduttivo dopo l'elaborazione, quindi l'ho incluso qui.

Test di Resistenza all'Isolamento Superficiale:

Qualsiasi residuo di catalizzatore di Palladio sulla superficie del laminato non diventa conduttivo e degrada l'isolamento tra i conduttori. Dimostrato da risultati comparabili tra A-SAP™ e il processo di incisione sottrattiva.

Test IST:

Test secondo IPC TM-650-26.26a
Vie Metalliche Passanti:

• Superato il test alla condizione di 150oC per 500 cicli

Circuiti con Microvie:

• Superato il test alla condizione di 190oC per 500 cicli seguendo il test delle vie metalliche passanti

Test D-Coupon:
Test secondo IPC TM-650-2.6.27b Risultati del Test

• Molti Licenziatari hanno testato diverse configurazioni di coupon e il processo è stato eseguito sul Sistema di Stress Termico OM con risultati positivi. I Licenziatari includono Calumet Electronics, American Standard Circuits e FTG. Ulteriori risultati dei test sono stati forniti da NSWC Crane come Agente Esecutivo per le Schede di Circuito Stampato per il Dipartimento della Difesa.
• Le condizioni di test per i Parametri di Reflusso erano di 6 cicli da 45 a 230, 245 o 260°C seguiti dai Parametri di Shock Termico di 100 cicli da -55 a 170°C.
• Un totale di 83 set di coupon da 6 diverse corse di processo sono stati testati nel test IPC TM-650-2.6.27b con vie singole, vie sfalsate e vie impilate (2)
• Ulteriori test sono in corso per aumentare il campionamento del processo e la profondità dello stack delle vie, che dovrebbero essere completati entro la fine dell'estate.

Test di Resistenza al Pelamento:

È stato svolto un lavoro significativo nell'eseguire test di resistenza al pelamento su una varietà di materiali per circuiti stampati, inclusi FR4, materiali speciali, materiali per circuiti flessibili e materiali di build-up utilizzando il processo A-SAP™. Esito a includere questo perché non appena viene stampato è già superato con tanto lavoro di sviluppo in corso. La lista dei materiali per circuiti stampati qui sotto è stata tutta testata con risultati accettabili dall'industria per le resistenze al pelamento. Per favore, non pensate che altri materiali non superino i test, più probabilmente, i test semplicemente non sono ancora stati completati!

Calumet Electronics, il pioniere nella fabbricazione di PCB che è stato il primo a eseguire il processo A-SAP™. Ho chiesto a Meredith LaBeau, CTO di Calumet Electronics, in che punto fossero con lo sviluppo del processo e lei ha risposto: "Abbiamo completato tutto lo sviluppo del processo negli ultimi due anni, portando il livello di prontezza della produzione da 5 a 9 (produzione a basso tasso). Attraverso questo processo di sviluppo, abbiamo effettuato significativi test di affidabilità, inclusi la resistenza al distacco, lo stress termico e il ciclismo con microvie, così come strutture sfalsate. Inoltre, abbiamo processato oltre 1000 pannelli e li abbiamo testati con continuità elettrica e analisi microsezionale.

Attraverso le fasi di sviluppo del processo A-SAP™, abbiamo utilizzato la tecnologia su tutti i substrati tradizionali e molti non tradizionali, con successo, così come la fabbricazione di tutte le caratteristiche tradizionali dei PCB con affidabilità comprovata."

I dati inclusi qui si riferiscono specificamente al processo A-SAP™, attualmente in fabbricazione negli Stati Uniti. Una rapida ricerca su Google fornirà anche dati di affidabilità per il processo mSAP, che viene prodotto in grandi volumi in Asia. Il processo mSAP in Asia viene prodotto in strutture costruite su misura ed è piuttosto diverso dai processi mSAP attuati negli Stati Uniti. Non ho personalmente visto dati di affidabilità di questo tipo per processi eseguiti in strutture di fabbricazione negli Stati Uniti.

Riflessioni sull'affidabilità dei PCB oltre i risultati dei test:

Andando oltre le tradizionali informazioni di test sui "dati di affidabilità", vorrei anche toccare alcuni dei modi meno intuitivi con cui il processo SAP può migliorare l'affidabilità. Per cominciare, l'affidabilità dei microvia è stata un argomento molto discusso per molti anni, con innumerevoli ore di lavoro dedicate a comprendere le sfide e identificare soluzioni. Ridurre la dipendenza dai microvia, specialmente quelli impilati, migliorerà certamente l'affidabilità. I processi SAP possono aiutare il progettista di circuiti stampati a fare proprio questo. Ridurre le larghezze delle linee da 75 micron o più a 50 micron o meno offre diversi vantaggi a seconda di ciò che è importante per ogni singolo progetto:

• Ridurre la larghezza delle linee può e ridurrà il numero di strati, il che a sua volta riduce il numero di strati di microvia e il numero di cicli di laminazione.
• Ridurre la larghezza delle linee e lo spazio può liberare spazio immobiliare per utilizzare microvia sfalsati piuttosto che impilati.
• Ridurre la larghezza delle linee può liberare spazio per fori passanti più grandi, eliminando potenzialmente i via ciechi e permettendo al progettista di utilizzare la tecnologia dei fori passanti piuttosto che microvia impilati o sfalsati.

In realtà, ognuno di questi potrebbe essere un caso di studio in un futuro blog! Si prega di seguire i nostri prossimi blog che approfondiranno questi benefici ed esploreranno i vantaggi associati alla capacità di utilizzare dielettrici più sottili, mantenendo i requisiti di impedenza pur riducendo lo spessore complessivo del PCB.