Dữ liệu Độ Tin cậy SAP

Một trong những câu hỏi tôi thường xuyên được hỏi liên quan đến quy trình A-SAP™ của Averatek là “bạn có dữ liệu nào để chứng minh độ tin cậy của PCB không?” Đây là một câu hỏi xuất sắc và là một chủ đề blog thú vị. Tôi sẽ chia sẻ dữ liệu cụ thể từ các bảng mạch in được xây dựng bằng quy trình A-SAP™ của Averatek bao gồm kết quả D-Coupon, IST và SIR, và cũng sẽ khám phá một số cách ít rõ ràng hơn để suy nghĩ về cách quy trình SAP có thể cải thiện độ tin cậy tổng thể của các bảng mạch in.

Dành cho những ai chưa quen với quy trình bán thêm PCB, vui lòng tham khảo một số bài blog trước đây của chúng tôi. Chúng tôi đã trải qua cơ bản của quy trình SAP, gần đây đã xem xét một số câu hỏi hàng đầu liên quan đến việc xếp chồng mạch in, khám phá một số “quy tắc thiết kế” hoặc “hướng dẫn thiết kế” không thay đổi khi thiết kế với những kích thước đặc điểm cực kỳ cao. và khám phá không gian thiết kế xung quanh khả năng sử dụng những độ rộng mạch in cực kỳ cao này trong các khu vực thoát BGA và các đường mạch rộng hơn trong lĩnh vực định tuyến. Lợi ích là giảm số lớp mạch và mối quan tâm là duy trì trở kháng 50-ohm. Eric Bogatin gần đây đã xuất bản một bài báo trắng phân tích chính lợi ích và mối quan tâm này.

Hãy bắt đầu với tiêu chí độ tin cậy rõ ràng: D-Coupons, IST Coupons, kiểm tra độ bám dính, và kiểm tra SIR. Được rồi, có lẽ SIR không phải là tiêu chí rõ ràng nhất mà tôi có thể chọn, nhưng vì quy trình A-SAP™ sử dụng hệ thống xúc tác dựa trên palladium để đạt được lớp đồng không điện giải mỏng cực kỳ, đã có những lo ngại về việc palladium vẫn dẫn điện sau khi xử lý, vì vậy tôi đã bao gồm nó ở đây.

Kiểm tra Điện trở Cách điện Bề mặt:

Bất kỳ chất xúc tác Palladium còn sót lại trên bề mặt laminate không trở nên dẫn điện và làm giảm khả năng cách ly giữa các dẫn điện. Điều này được chứng minh qua kết quả tương đương giữa quy trình A-SAP™ và quy trình khắc bằng phương pháp trừ.

Kiểm tra IST:

Kiểm tra theo IPC TM-650-26.26a
Vias Xuyên Lớp:

• Đã vượt qua kiểm tra ở điều kiện nhiệt độ 150oC cho 500 chu kỳ

Mạch Micro via:

• Đã vượt qua kiểm tra ở điều kiện nhiệt độ 190oC cho 500 chu kỳ sau khi kiểm tra vias xuyên lớp

Kiểm tra D-Coupon:  
Kiểm tra theo IPC TM-650-2.6.27b Kết quả kiểm tra

• Nhiều bên cấp phép đã kiểm tra nhiều cấu hình coupon và quy trình chạy trên Hệ thống Stress Nhiệt OM với kết quả đạt yêu cầu. Các bên cấp phép bao gồm Calumet Electronics, American Standard Circuits, và FTG. Kết quả kiểm tra bổ sung được cung cấp bởi NSWC Crane với tư cách là Đại lý Điều hành cho Bảng Mạch In của Bộ Quốc phòng.
• Điều kiện kiểm tra cho Tham số Reflow là 6 chu kỳ từ 45 đến 230, 245 hoặc 260oC, tiếp theo là Tham số Sốc Nhiệt của 100 chu kỳ từ -55 đến 170oC.
• Tổng cộng 83 bộ phiếu từ 6 lần chạy quy trình khác nhau đã được kiểm tra trong bài kiểm tra IPC TM-650-2.6.27b với vias đơn, vias xen kẽ, và vias chồng (2)
• Các bài kiểm tra bổ sung đang được tiến hành để tăng cường mẫu quy trình và độ sâu chồng vias, dự kiến sẽ hoàn thành vào cuối mùa hè.

Kiểm Tra Độ Bám Dính:

Đã có nhiều công việc đáng kể được thực hiện để kiểm tra độ bám dính trên nhiều loại vật liệu mạch in, bao gồm FR4, vật liệu đặc biệt, vật liệu mạch linh hoạt và vật liệu xây dựng sử dụng quy trình A-SAP™. Tôi ngần ngại kể cả việc bao gồm điều này vì ngay khi nó được in ra thì nó đã lỗi thời với rất nhiều công việc phát triển đang diễn ra. Danh sách các vật liệu mạch in dưới đây đã được kiểm tra với kết quả chấp nhận được của ngành cho độ bám dính. Xin đừng nghĩ rằng các vật liệu khác không vượt qua bài kiểm tra, có khả năng cao hơn là bài kiểm tra chỉ chưa hoàn thành mà thôi!

Calumet Electronics, nhà sản xuất PCB tiên phong đã là công ty đầu tiên thực hiện quy trình A-SAP™. Tôi đã hỏi Meredith LaBeau, CTO của Calumet Electronics, về tiến độ phát triển quy trình và cô ấy đã trả lời, “Chúng tôi đã hoàn thành tất cả các quá trình phát triển trong hai năm qua, nâng cấp độ sẵn sàng sản xuất từ mức 5 lên 9 (sản xuất với số lượng thấp). Qua quá trình phát triển này, chúng tôi đã thực hiện nhiều bài kiểm tra đáng kể về độ tin cậy bao gồm sức bám dính, căng thẳng nhiệt và chu kỳ với microvias, cũng như cấu trúc xếp chồng. Ngoài ra, chúng tôi đã xử lý hơn 1000 tấm panel, và kiểm tra chúng với độ liên tục điện và phân tích mặt cắt micro.

Qua các giai đoạn phát triển của A-SAP™, chúng tôi đã sử dụng công nghệ này trên tất cả các loại vật liệu truyền thống và nhiều loại vật liệu không truyền thống, với thành công, cũng như chế tạo tất cả các tính năng PCB truyền thống với độ tin cậy đạt yêu cầu.”

Dữ liệu bao gồm ở đây cụ thể cho quy trình A-SAP™, hiện đang được sản xuất tại Mỹ. Một tìm kiếm nhanh trên google cũng sẽ cung cấp dữ liệu độ tin cậy cho quy trình mSAP đang được sản xuất với số lượng lớn tại Á Châu. Quy trình mSAP tại Á Châu được sản xuất trong các cơ sở được xây dựng riêng biệt và khá khác biệt so với các quy trình mSAP đang được thực hiện tại Mỹ. Tôi cá nhân chưa từng thấy bất kỳ dữ liệu độ tin cậy nào của loại này cho các quy trình được thực hiện tại các cơ sở sản xuất ở Mỹ.

Suy nghĩ về độ tin cậy của PCB ngoài kết quả kiểm tra:

Chuyển từ thông tin kiểm tra "dữ liệu độ tin cậy" truyền thống, tôi muốn chạm vào một số cách ít trực quan hơn mà quy trình SAP có thể cải thiện độ tin cậy. Đầu tiên, độ tin cậy của microvia đã là một chủ đề nóng không thể phủ nhận trong nhiều năm với vô số giờ làm việc để hiểu các thách thức và xác định giải pháp. Giảm sự phụ thuộc vào microvias, đặc biệt là microvias xếp chồng chắc chắn sẽ cải thiện độ tin cậy. Quy trình SAP có thể giúp nhà thiết kế mạch in làm được điều đó. Giảm chiều rộng dây từ 75 microns trở lên xuống còn 50 microns hoặc ít hơn mang lại một số lợi ích khác nhau tùy thuộc vào điều gì quan trọng với từng thiết kế cụ thể:

• Giảm chiều rộng dây có thể và sẽ giảm số lượng lớp, từ đó giảm số lượng lớp micro via và số chu kỳ lamination.
• Giảm chiều rộng dây và khoảng cách có thể giải phóng không gian để sử dụng microvias xếp lệch thay vì xếp chồng.
• Giảm chiều rộng dây có thể giải phóng không gian cho các lỗ thông lớn hơn, có khả năng loại bỏ vias mù và cho phép nhà thiết kế sử dụng công nghệ lỗ thông thay vì microvias xếp chồng hoặc xếp lệch.

Thực tế, mỗi vấn đề này có thể trở thành một nghiên cứu điển hình trong các bài viết tương lai! Vui lòng theo dõi các bài viết tiếp theo của chúng tôi để tìm hiểu sâu hơn về những lợi ích này và khám phá những lợi ích liên quan đến khả năng sử dụng các vật liệu điện môi mỏng hơn, duy trì yêu cầu về trở kháng trong khi giảm bề dày tổng thể của PCB.