Chiplets und Advanced Packaging: Modulare Integration für Elektronik der nächsten Generation

Die Ära „größer ist besser“ im Halbleiterdesign ist offiziell an ihre Grenzen gestoßen. Jahrzehntelang wurde das Moore’sche Gesetz – die Beobachtung, dass sich die Anzahl der Transistoren auf einem Mikrochip etwa alle zwei Jahre verdoppelt – einfach dadurch aufrechterhalten, dass die Komponenten immer weiter verkleinert wurden. Doch während wir in den Bereich von 3 nm und 2 nm vordringen, zeigt sich, dass herkömmliche monolithische (Single-Die-)Systems-on-Chip (SoCs) wirtschaftlich zunehmend nicht mehr tragfähig sind. Die Fertigung riesiger Single-Die-Chips in diesen modernsten Strukturgrößen führt zu drastisch sinkenden Ausbeuten; schon ein einzelnes Staubkorn kann einen ganzen siliziumbasierten Wafer in Tellergröße unbrauchbar machen und die Kosten ins Astronomische treiben.

Die Lösung hängt nicht nur davon ab, wie viele Transistoren sich auf ein Stück Silizium packen lassen, sondern davon, wie effektiv sich verschiedene Stücke miteinander verbinden lassen. Damit beginnt das Zeitalter der Chiplets und des Advanced Packaging – eine modulare „Legoisierung“ der Elektronik, die High-Performance-Computing demokratisieren wird.

Zentrale Erkenntnisse

• Chiplets ersetzen große monolithische SoCs. Kleinere Dies verbessern die Ausbeute, senken die Kosten und ermöglichen die Kombination verschiedener Prozessknoten in einem einzigen Package.
• Advanced Packaging (2.5D und 3D) ermöglicht eine hochdichte Integration. Side-by-Side-Interposer und vertikales Stapeln steigern die Leistung, bringen jedoch erhebliche thermische Herausforderungen mit sich.
• Standardisierung ist entscheidend. Schnittstellen wie UCIe ermöglichen die Kommunikation zwischen Chiplets verschiedener Anbieter, reduzieren Vendor Lock-in und schaffen ein breiteres Ökosystem.
• Zuverlässigkeit und Beschaffung werden noch wichtiger. Known-Good-Die-Tests, bessere Dicing-Verfahren und eine enge Abstimmung zwischen Silizium-, Packaging- und OSAT-Teams sind erforderlich, um den Erfolg auf Systemebene sicherzustellen.

Architektur: Wie wir die Karten neu mischen

Der grundlegende Architekturwandel ist die Disaggregation – also das Aufteilen eines großen, komplexen Designs in kleinere funktionale Dies, die als Chiplets bezeichnet werden. Dadurch können Ingenieure Komponenten je nach spezifischem Bedarf kombinieren, ein Konzept, das als heterogene Integration bekannt ist.

Warum sollte man beispielsweise teure 5-nm-Fläche für ein I/O-Die oder eine HF-Komponente verschwenden, die auf einem 28-nm-Prozess völlig ausreichend funktioniert? Durch die Trennung kann für jede spezifische Funktion innerhalb desselben Packages der kosteneffizienteste Prozessknoten verwendet werden.

2.5D-Packaging

Beim 2.5D-Packaging werden Chiplets nebeneinander auf einem Silizium-Interposer oder einer Bridge platziert, etwa Intels EMIB (embedded multi-die interconnect bridge). Diese Strukturen bieten hochdichte Verbindungen, die den Datenfluss zwischen Dies mit minimalem Widerstand ermöglichen und dem System effektiv vorgaukeln, es handle sich um ein einziges Stück Silizium.

3.0D-Packaging

Wenn der horizontale Platz ausgeht, geht es in die Vertikale. 3D-Packaging bedeutet, Speicher direkt auf Logik zu stapeln. Dies wird durch Through-Silicon Vias (TSVs) erreicht – vertikale Kupfersäulen, die durch das Silizium geführt werden und die Schichten miteinander verbinden. Diese vertikale Integration ist die ultimative Waffe gegen Latenz, da sich der Datenspeicher nur noch wenige Mikrometer von der Rechenlogik entfernt befindet.

Das Problem des thermischen Sandwichs

Das Stapeln von Chips löst zwar das Latenzproblem, erzeugt aber ein thermisches Sandwich. In einem 3D-Stack sind die mittleren Schichten eingeschlossen und haben keinen direkten Weg zu einem Kühlkörper. Das ist nicht nur ein Leistungsengpass, sondern auch ein Albtraum für die Zuverlässigkeit. Wärme eines leistungsstarken Logik-Die kann in empfindlichen High Bandwidth Memory (HBM) eindringen und dort Bitfehler oder dauerhafte Datenkorruption verursachen.

Lokale Hotspots, bei denen etwa eine arithmetisch-logische Einheit intensive Wärme erzeugt, können die Wärmeleitfähigkeit des umgebenden Siliziums schnell überfordern. Um dieses Problem zu lösen, setzen Ingenieure auf mehrere innovative Ansätze:

• Thermisch optimierte Floorplanung: Die heißesten Blöcke werden an den Rand des Dies gelegt, damit die Wärme leichter abgeführt werden kann.
• Thermische TSVs: Einsatz von Vias, die Wärme statt Daten transportieren und im Wesentlichen als interne Kühler des Chips fungieren.
• Aktive mikrofluidische Kühlung: In Extremfällen werden Kühlkanäle direkt in das Silizium geätzt, sodass flüssiges Kühlmittel durch das Herz des Chips strömen kann.

Lösung des Tower-of-Babel-Problems bei Interconnects

Historisch gesehen war die größte Hürde für ein modulares Ökosystem die proprietäre „Geheimrezept“-Schnittstelle. Wenn man ein Chiplet von Anbieter A kaufte, sprach es schlicht nicht dieselbe Sprache wie eines von Anbieter B – ein technischer Turmbau zu Babel, der Ingenieure oft in eine Sackgasse führte.

Mit UCIe (Universal Chiplet Interconnect Express) kommt endlich Standardisierung zur Rettung. Dieser offene Standard soll ein Plug-and-Play-Ökosystem schaffen und bietet vor allem einen Ausweg aus der kommerziellen Falle des Vendor Lock-in. Für Elektronikunternehmen im Mittelstand sind diese offenen Ökosysteme, unterstützt von Gruppen wie dem Open Compute Project, der heilige Gral, weil sie sicherstellen, dass sie nicht von einem einzigen proprietären Ökosystem abhängig sind.

Beschaffung und Zuverlässigkeit: das Known-Good Die

In einem modularen System ist bei der Beschaffung unglaublich viel auf dem Spiel. Wenn ein Package aus fünf Chiplets aufgebaut wird und eines davon fehlerhaft ist, ist die gesamte Baugruppe – einschließlich der vier funktionierenden Chips und des teuren Interposers – Ausschuss. Daraus ergibt sich die logistische Notwendigkeit des Known-Good Die.

Um Zuverlässigkeit sicherzustellen, müssen Beschaffungs- und Engineering-Teams über Standard-Probing hinausgehen:

1. WLBI (Wafer-Level Burn-In): Belastungstests von Chips auf Wafer-Ebene, um Frühausfälle noch vor dem Packaging auszusortieren.
2. Hohe ATPG-Ergebnisse: Von Anbietern werden >99 % bei der Automatic Test Pattern Generation verlangt, um die Logikintegrität sicherzustellen.
3. Dicing-Integrität: Bewertung von Verfahren wie Stealth- oder Plasma-Dicing anstelle des herkömmlichen mechanischen Dicing, um Mikrorisse zu vermeiden, die unter thermischer Belastung ausfallen könnten.
4. Thermisches Binning: Verwendung von Dies mit dem geringsten Leckstrom speziell für das Zentrum eines 3D-Stacks, wo Wärme am schwierigsten zu beherrschen ist.

Bei der Beschaffung dieser Komponenten ist es entscheidend, Tools wie Octopart zu nutzen, um sicherzustellen, dass Teile über autorisierte Distributoren bezogen werden. Ein modulares System um ein Chiplet herum zu entwickeln, das sich dem Ende seines Lebenszyklus nähert, ist ein Rezept für eine Katastrophe; daher sind strenge Lifecycle-Prüfungen in der Beschaffungsphase zwingend erforderlich.

Partnerschaft mit dem Goldenen Dreieck

Die Komplexität des Advanced Packaging bedeutet, dass der isolierte Designansatz ausgedient hat. Stattdessen ist ein Co-Design-Flow erforderlich, bei dem der Packaging-Ingenieur den Silizium-Floorplan noch vor dem Tape-out überprüft. Diese Zusammenarbeit zwischen IC-Designer, Package-Designer und OSAT (Outsourced Semiconductor Assembly and Test) wird oft als das Goldene Dreieck bezeichnet.

Bei der Auswahl eines OSAT (wie Amkor, ASE oder TSMC) sollte sichergestellt werden, dass ein klarer Fahrplan für Hybrid Bonding und Wafer-to-Wafer-Assembly vorhanden ist. Diese Technologien sind die Zukunft der hochdichten Integration.

Es gibt außerdem eine erhebliche kommerzielle Hürde: die Frage „Wer zahlt?“. Wenn ein 500-Dollar-Hochleistungs-Die während der Montage durch einen fehlerhaften 50-Dollar-Silizium-Interposer beschädigt wird, wer trägt dann die Kosten? Klare Protokolle für Yield-Verluste vom Die bis zum Package mit den Partnern festzulegen, ist unerlässlich, bevor die Produktion beginnt.

Design for Test und Simulation

Da man die mittleren Schichten eines 3D-Stacks physisch nicht mit einer Sonde erreichen kann, erfordert die Black-Box-Natur des Advanced Packaging ein robustes Design for Test. Ingenieure müssen JTAG- und interne Selbstteststrukturen direkt in die Chiplet-Architektur integrieren, um Probleme nach der Montage diagnostizieren zu können.

Darüber hinaus sind Software-Tools zum Rückgrat einer erfolgreichen Integration geworden. Plattformen wie Altium Develop bieten Leistungs- und Signalintegritäts-Erweiterungen, mit denen sich das elektrische und thermische Profil des gesamten Packages als ein einziges, einheitliches System simulieren lässt. Die Simulation dieser komplexen Wechselwirkungen vor der Fertigung ist der einzige Weg, den Albtraum eines kostspieligen Redesigns zu vermeiden.

Die Zukunft ist modular

Der Wandel hin zu Chiplets stellt die bedeutendste Veränderung der Halbleiterphilosophie seit Jahrzehnten dar. Indem wir uns vom monolithischen Alles-auf-einem-Chip-Ansatz verabschieden, öffnen wir die Tür zu flexiblerer, kosteneffizienterer und leistungsfähigerer Elektronik.

Die Zukunft der Elektronik wird nicht nur dadurch bestimmt, was in das Silizium geätzt wird, sondern auch dadurch, wie intelligent wir alles miteinander verbinden. Für Akteure im Mittelstand ist diese modulare Revolution der Schlüssel, um mit den Giganten konkurrieren zu können, und eröffnet einen Weg zu High-Performance-Computing ohne das astronomische Preisschild monolithischer 2-nm-Ausbeuten.

Häufig gestellte Fragen

Was sind Chiplets, und warum ersetzen sie monolithische SoCs?

Chiplets sind kleine funktionale Dies, die innerhalb eines einzigen Packages zusammenarbeiten. Sie ersetzen große monolithische SoCs, weil kleinere Dies eine höhere Ausbeute, geringere Kosten und eine bessere Optimierung des Prozessknotens bieten. Anstatt teures 3-nm- oder 5-nm-Silizium für alles zu verwenden, kann jedes Chiplet den für seine Funktion besten Prozessknoten nutzen, was effizientere und besser skalierbare Designs ermöglicht.

Was ist der Unterschied zwischen 2.5D- und 3D-Packaging?

Beim 2.5D-Packaging werden Chiplets nebeneinander auf einem Interposer oder einer Silizium-Bridge platziert, was High-Bandwidth-Verbindungen über kurze Distanzen ermöglicht.

Beim 3D-Packaging werden Dies mithilfe von TSVs vertikal gestapelt, sodass Speicher und Logik extrem nah beieinander liegen und eine extrem niedrige Latenz erreicht wird.

Ingenieure wählen zwischen diesen Ansätzen je nach Leistungsanforderungen, thermischen Randbedingungen und Systemkomplexität.

Warum ist das Wärmemanagement bei 3D-ICs eine so große Herausforderung?

Das Stapeln von Dies erzeugt ein thermisches Sandwich, bei dem Wärme in den mittleren Schichten eingeschlossen wird. Dies kann zu Hotspots im Logik-Die, Speicherkorruption oder vorzeitigem Geräteausfall führen. Zur Beherrschung der Wärme setzen Ingenieure auf:

• Thermisch optimierte Floorplanung
• Thermische TSVs (wärmeleitende Vias)
• Mikrofluidische Kühlung für Extremfälle

Diese Methoden helfen dabei, Leistung und Zuverlässigkeit in dichten 3D-Stacks mit hoher Leistungsdichte aufrechtzuerhalten.

Was ist UCIe, und warum ist es für Chiplet-Ökosysteme wichtig?

UCIe (Universal Chiplet Interconnect Express) ist ein offener Die-to-Die-Interconnect-Standard, der die Kommunikation zwischen Chiplets verschiedener Anbieter ermöglicht. Er löst das Interoperabilitätsproblem, das durch proprietäre Schnittstellen entstanden ist, und reduziert Vendor Lock-in. UCIe ist entscheidend für einen echten Chiplet-Marktplatz, auf dem Unternehmen Komponenten kombinieren können, um modulare Hochleistungssysteme aufzubauen.