Taktteiler-Schaltungen und -Komponenten für Mixed-Signal-Designs

Taktteilung tritt in Mixed-Signal-Systemen aus vielen Gründen auf. Beispielsweise muss ein Oszillator oder eine Referenzquelle in der Regel mehrere Timing-Domänen mit unterschiedlicher Bandbreite, Phasenrausch-Toleranz und Anforderungen an die Flankenpositionierung versorgen. Ein Mikrocontroller benötigt möglicherweise einen Takteingang mit niedriger Frequenz, ein ADC einen sauberen Abtasttakt, und ein Regelkreis benötigt womöglich einen periodischen Strobe- oder Vergleichsreferenzimpuls. Die Taktteilung wird je nach erforderlichem Tastverhältnis, additivem Jitter, Flankensymmetrie, Routing-Einschränkungen und sogar danach eingesetzt, wie viel digitales Schaltstörrauschen in benachbarte Analogschaltungen eingekoppelt wird.

Die folgenden Beispiele behandeln die gängigen Schaltungen und Komponentenauswahlen zur Implementierung der Taktteilung. Einige sind einfache Logikschaltungen auf Platinenebene, andere sind in programmierbarer Logik oder Timer-Peripherie eingebettet, obwohl sie auch aus diskreten Komponenten aufgebaut werden könnten. Für viele Embedded-Anwendungen mit Signalverarbeitung oder bei denen logische Bedingungen auf analoge Signale angewendet werden, ist die Implementierung in digitaler Logik am sinnvollsten 

Gängige Taktteilerschaltungen

Durch-2-Teilung mit einem D-Flipflop

Die sauberste Teilerschaltung ist nach wie vor die Durch-2-Umschaltstufe, die aus einem D-Flipflop aufgebaut ist. Die Implementierung ist einfach und unten dargestellt. Dies erzeugt ein Ausgangssignal mit 50-%-Tastverhältnis und deterministischer Flankenposition relativ zum Eingang, sofern die Timing-Anforderungen erfüllt sind. Für Mixed-Signal-Designs auf Platinenebene ist dies eine starke Option, wenn das Ziel darin besteht, einen lokalen Takt mit halber Frequenz bei minimaler Logiktiefe und vorhersagbarem Verhalten zu erzeugen.

Dies erzeugt ein Rechtecksignal, wenn der Quelltakt stabil ist, oder aus einem schwellwertbehafteten analogen Signal (mit einem Komparator). Diese Schaltung ist am nützlichsten, wenn das Teilungsverhältnis genau 2 oder eine kleine Zweierpotenz ist (erfordert Kaskadierung) und das Ausgangssignal gut beherrschbar bleiben muss. Sie wird üblicherweise vor Serializer-Steuerlogik, lokalen Zustandsautomaten oder beim Timing digitaler Schnittstellen verwendet, wenn eine Referenz mit halber Frequenz ausreicht. Beachten Sie, dass bei der Kaskadierung zu Zweierpotenzen die Ausbreitungsverzögerung kumuliert, was bei hohen Taktfrequenzen den Skew gegenüber anderen Signalen beeinflussen kann.

Typische verwendbare Bauteile sind:

• 74HC74
• 74LVC1G74
• Interne Flipflop-Ressourcen in CPLDs, FPGAs oder Mixed-Signal-Logikbausteinen

Einfache Taktteilung kann mit einem DFF durchgeführt werden. Durch Kaskadierung ist eine Teilung durch Zweierpotenzen möglich.

Ganzzahlige Teilung auf Zählerbasis

Sobald das erforderliche Teilungsverhältnis größer als 2 ist, besteht die Standardimplementierung aus einem synchronen Zähler, bei dem entweder ein Ausgangsbit direkt verwendet wird oder ein dekodierter Endzählwert zum Rücksetzen des Zählers dient. Ein Ausgangsbit eines Binärzählers liefert mit sehr wenig zusätzlicher Schaltung eine saubere Teilung durch 4, 8 oder 16. Ein Verhältnis, das keine Zweierpotenz ist, wie etwa Teilung durch 3, 5 oder 10, erfordert in der Regel eine Zählerdekodierung und ein Ausgangsregister, wenn das Ergebnis sich wie ein echter Takt verhalten soll.

Für Mixed-Signal-Designs ist der Zähleransatz attraktiv, weil er kompakt ist und sich leicht in Logik, programmierbaren Bausteinen und einigen Timer-Peripherien implementieren lässt. Die Schwäche zeigt sich, wenn ein dekodierter Impuls wie ein verteilter Takt behandelt wird. Endzählwert-Ausgänge sind schmale Impulse, sofern nicht zusätzliche Logik ein Rechtecksignal rekonstruiert. Dieser Unterschied ist wichtig, wenn das geteilte Signal Wandler, Schnittstellentakte oder irgendetwas mit Empfindlichkeit gegenüber dem Tastverhältnis speist.

Zählerbasierte Taktteilung mit einem Komparator.

Ein Durch-10-Takt für eine langsame Schnittstelle ist ein typisches Beispiel. Ein Dekadenzähler allein kann das richtige Verhältnis erzeugen, aber das Ausgangsformat bestimmt, ob das Ergebnis brauchbar ist. Für einen periodischen Strobe-Impuls kann ein Endzählwert-Impuls ausreichen. Für ein nachgeschaltetes Gerät, das einen Rechteck-Takteingang erwartet, fügen Sie ein Ausgangsregister oder eine Umschaltstufe hinzu und prüfen Sie das resultierende Tastverhältnis.

Teiler mit ungeradem Verhältnis und Tastverhältniskorrektur

Bei ungeraden Teilungsverhältnissen werden einfache Designs schnell unübersichtlich. Ein Durch-3-Ausgang, der direkt aus einer Zählerdekodierung entnommen wird, hat oft ein niedriges Tastverhältnis. Wenn ein nachgeschaltetes Gerät etwas näher an 50 % erwartet, könnte eine andere Methode sein:

• Verwenden Sie eine kleine synchrone Zustandsmaschine, die den Ausgang nach abwechselnden Zählintervallen umschaltet
• Verwenden Sie sowohl steigende als auch fallende Flanken des Quelltakts, um eine korrigierte Wellenform aufzubauen
• Arbeiten Sie mit einer höheren internen Taktfrequenz und takten Sie dann den Ausgang mit einem Zähler oder Register neu

Eine praktische Durch-3-Implementierung könnte drei Eingangsflanken zählen und ein zweites Register verwenden, um eine Wellenform zu rekonstruieren, die für 1,5 Zyklen High und für 1,5 Zyklen Low ist. Das ist in ASIC/FPGA-Takterzeugungslogik üblich, in einfacher Logik auf Platinenebene jedoch seltener, da es die Timing-Komplexität erhöht.

PLL mit fraktionalem Ausgangsteiler

Eine Phasenregelschleife (PLL) kann als Teiler fungieren, selbst wenn der Ausgang phasenausgerichtet zum Eingang bleibt. Dies ist eine der nützlichsten Methoden, wenn der geteilte Takt eine kontrollierte Phase und geringen Skew relativ zur Quelle haben muss. Eine PLL kann teilen und dabei eine definierte Beziehung zur Referenz beibehalten, und viele Bausteine erlauben gleichzeitige Multiplikation und Teilung, sodass mehrere zusammenhängende Frequenzen aus einer Quelle erzeugt werden können.

Diese Lösungsklasse gehört in Designs, bei denen die Taktqualität am wichtigsten ist. Sie ist komplexer als ein einfacher Logikteiler, bietet jedoch die Vorteile eines kontrollierten Tastverhältnisses, geringeren Skews über mehrere Ausgänge hinweg und einer besseren Integration in das Clock-Tree-Routing. Außerdem verringert sie die Versuchung, einen analogempfindlichen Timing-Pfad aus improvisierter Zählerlogik aufzubauen, die neben verrauschten digitalen Schaltbereichen platziert ist.

MCU- oder FPGA-Clocking-Block als Teiler

In vielen Systemen ist ein Taktteiler einfach eine Timer-Peripherie. Es ist möglich, in einer Embedded-Anwendung in einer MCU einen beliebigen Takt zu erzeugen, ohne Teilerschaltungen manuell mit Flipflops aufzubauen. In einem FPGA ist der richtige Ort zur Taktteilung normalerweise innerhalb der dedizierten Clocking-Ressourcen statt in allgemeiner Logik, sie kann jedoch auch mit Flipflops als Teil eines Prozessablaufs oder Algorithmus umgesetzt werden, anstatt die integrierten Clocking-Ressourcen im Chip zu verwenden.

Dies liefert ein vom Hauptsystemtakt abgeleitetes Rechtecksignal. Es ist praktisch, aber nicht immer gleichbedeutend mit einem dedizierten Clock-Tree mit geringem Skew. Für Peripherie mit niedriger Geschwindigkeit, PWM-Erzeugung oder externe Timingsignale ist es normalerweise völlig ausreichend. Dies ist die richtige Wahl, wenn sich das geteilte Ergebnis innerhalb programmierbarer Logik wie ein echter Takt verhalten muss und nicht nur wie ein langsamerer Enable-Impuls.

GreenPAK-Ressourcen für die Taktteilung

Renesas GreenPAK-Bausteine schließen die Lücke zwischen Logik mit fester Funktion und größeren programmierbaren Plattformen, indem sie Oszillatoren, CNT/DLY-Makrozellen, D-Flipflops und LUTs zusammen mit einer programmierbaren analogen Schnittstelle integrieren. Dadurch sind diese Mixed-Signal-Prozessoren vollständig programmierbar und im laufenden Betrieb rekonfigurierbar, mit Anwendungen wie lokalen Steuerfunktionen, etwa Einschaltverzögerung, Entprellung und Pulsqualifizierung.

Der SLG46537V ist ein Beispiel aus dem GreenPAK-Produktportfolio, das die Implementierung der Taktteilung neben einer Vielzahl standardmäßiger Logik- und Analogverarbeitungsfunktionen ermöglicht. Das folgende Blockdiagramm zeigt die verfügbaren Analogfunktionen mit verfügbaren Komparatoren zur Verarbeitung analoger Signale sowie interne Makrozellen zur Anwendung logischer Bedingungen auf umgewandelte analoge Eingänge.

Blockdiagramm des SLG46537V

Die Entwicklerwerkzeuge von Renesas GreenPAK geben Entwicklern die Möglichkeit, vollständig kundenspezifische digitale, analoge oder Mixed-Signal-ICs zu entwickeln. Diese programmierbaren Mixed-Signal-Prozessoren ermöglichen die Konsolidierung von Funktionen, die in Takt- und Signalmanagementschaltungen zu finden sind, und erlauben dadurch kleinere, effizientere Systeme. Um mehr zu erfahren, sehen Sie sich die GreenPAK-Komponenten und Referenzbeispiele an.

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