Análisis de la diafonía en las interfaces de buses FIFO y DDR4 en paralelo

Los buses de alta velocidad, ya sean de un solo extremo o diferenciales, pueden experimentar diversos problemas de integridad de la señal. Un problema principal que se produce por la propagación de señales es la diafonía, donde una señal se superpone en una pista cercana. En el caso de las redes paralelas, esto es especialmente problemático, ya que conduce a la corrupción de datos en casos graves. Aunque podrías ralentizar el tiempo de subida de una señal, lo que podría requerir reducir la tasa de transferencia de datos, algo que podría ser inaceptable en algunas aplicaciones.

Si quieres identificar la diafonía en buses paralelos, puede resultar bastante complicado cuando el bus es relativamente ancho. Para un bus paralelo de N bits, deberás ejecutar N(N - 1) simulaciones de diafonía para examinar la diafonía entre cada combinación posible de pistas perturbadas y perturbadoras. Una vez que llegas a anchos de bus amplios, esto se convierte en una gran pérdida de tiempo si no tienes el conjunto adecuado de herramientas de análisis. Normalmente, solo hay que extraer la señal de diafonía más alta y compararlo con las especificaciones de señalización.

Las herramientas de diseño de PCB estándares del sector en Altium Designer® ya incluyen un simulador posterior a la disposición para examinar la diafonía. Aun así, puedes acelerar el análisis de la diafonía en los buses paralelos si utilizas una poderosa calculadora de campos. Puedes acelerar el análisis de diafonía en buses paralelos y otros grupos de señales importando tu diseño de Altium Designer a Ansys SIwave®. Cuando consigues visualizar cómodamente la diafonía entre redes en una amplia interfaz paralelo-serie, es posible acelerar el análisis y corregir rápidamente los errores en el diseño de la PCB.

¿Qué es la integridad de la señal en redes paralelas?

En Identificar EMI de campo cercano en la red de distribución de energía de una PCB y Detectar violaciones de impedancia DDR4 en el diseño de PCB de alta velocidad, hemos analizado el proyecto de ejemplo de Mini PC en Altium Designer y examinamos EMI cerca del campo debido a una ruta de retorno mal planificada y variaciones de impedancia en las redes DDR4. Dado que las redes DDR4 forman un bus paralelo (que contiene señales diferenciales y de un solo extremo), también existe la posibilidad de diafonía en estas redes. Otro bus paralelo amplio con potencial para la diafonía entre capas específicas es un bus de 32 bits de ancho dirigido a una interfaz FIFO a USB.

Dado que estos grupos de redes paralelas forman buses anchos, el análisis de la diafonía en cada señal y la extracción de un voltaje de diafonía inducido de pico a pico puede llevar mucho tiempo. Es cierto que puedes hacerlo observando las formas de onda, pero ¿quién quiere pasarse el día entero seleccionando valores de señal de las formas de onda?

En su lugar, la diafonía en estas redes puede extraerse directamente utilizando las calculadoras de campo del escáner de diafonía de Ansys SIwave. Una vez que hayas completado el diseño en Altium Designer, puedes utilizar la extensión Ansys EDB Exporter para transferirlo a SIwave y ejecutar simulaciones directamente desde los datos de disposición de la PCB. Algunas de las otras métricas importantes de integridad de señal que se pueden examinar son:

• Variaciones de impedancia en redes de salida simple y diferentes
• Rutas de retorno para señales de alta velocidad
• Extracción de parámetros S, Y y Z en redes críticas
• Extracción de corrientes parásitas en redes críticas

En este ejemplo, comenzaremos fijándonos en la diafonía de un extremo en las redes FIFO, seguida de las redes DDR4. Como veremos en breve, Ansys SIwave proporciona una cómoda visualización que permite identificar el par de redes perturbada/perturbadora. Se puede implantar una solución potencial para el par de redes y la red modificada puede analizarse con más detalle utilizando las herramientas de simulación posteriores al diseño en Altium Designer.

Redes de FIFO a USB

La figura 1 muestra las redes FIFO resaltadas en las capas 1, 5 y 7. Estas redes forman un bus paralelo de 32 bits de ancho con reloj síncrono de fuente de un solo extremo que se conecta a un CI de interfaz FIFO a USB (U33 en el proyecto del Mini PC). Se ha aplicado la coincidencia de longitudes para evitar el desvío entre el reloj síncrono y las líneas de datos de 32 bits en este bus. Las redes de estas capas están separadas por grandes planos de tierra en las capas intervinientes.

Redes DDR4

La tarjeta del Mini PC contiene dos chips DRAM DDR4 de 8 GB integrados que se operan a 1866 MHz, enrutados en topología fly-by. Los carriles de bytes 0 y 1 se agrupan junto con el enrutamiento ajustado y la concordancia de longitud en un área de la tarjeta, mientras que las líneas de dirección se enrutan alrededor del borde de los módulos DDR4 en la topología fly-by típica. Aquí tenemos básicamente dos buses paralelos que simular: las líneas de dirección y las líneas DQ/DM que llevan a cada módulo. La figura 2 muestra las líneas de dirección, DQ y DM que se examinarán en el diseño del Mini PC.

Resultados del escáner de diafonía

Después de ejecutar el escáner de diafonía en SIwave para los buses paralelos que se muestran arriba, podemos ver exactamente qué pares de redes muestran la señal de diafonía más grande (NEXT y FEXT). Esta herramienta utiliza una señal de estímulo idealizada que coincide con el tiempo de subida/bajada del FPGA en esta tarjeta. Las tensiones más altas pueden mostrarse en un gráfico de barras en 3D, donde los nombres de las redes se colocan en los ejes «x» e «y» para formar una matriz cuadrada simétrica. Las señales de diafonía FEXT y NEXT producidas por un determinado par de redes también pueden visualizarse en el dominio del tiempo.

La figura 3 muestra la diafonía pico a pico (NEXT) para las redes FIFO que se muestran en la figura 1; solo se muestra un subconjunto de las redes FIFO que conducen al CI FIFO a USB para mayor claridad. La tensión pico a pico para la señal de diafonía inducida es bastante grande y alcanza 100 mV o el 8,33 % del nivel nominal de señal de salida simple (1,2 V) en estas redes. Esto indica un aislamiento relativamente bajo, particularmente entre la señal de reloj (USB3_CLK) y algunas redes de datos cercanas (la NEXT más fuerte vista USB3_D10).

La parte inferior de la figura 3 muestra la señal de diafonía extraída de USB3_D2 a USB3_D3 en el dominio del tiempo. Aquí, vemos que la señal FEXT es bastante baja y solo alcanza ~10 mV (-21 dB). Por el contrario, la NEXT es relativamente elevada y alcanza los ~100 mV.

La figura 4 muestra la diafonía pico a pico (NEXT) para las redes DDR4 que se muestran en la figura 2; solo se muestra un subconjunto de las redes en la figura 2 para mayor claridad. La tensión pico a pico de la señal de diafonía inducida no supera los 7,5 mV o el 0,625 % del nivel nominal de la señal en modo común en estas redes de un solo extremo. Esto equivale a un aislamiento mínimo de -22 dB entre redes de direcciones, lo cual es suficiente para los sistemas de memoria de alto rendimiento. Las otras redes de la sección DQ/DM tienen un aislamiento mucho mayor. Por último, las secciones de dirección y DQ/DM están claramente separadas por un espacio suficiente para que la diafonía no sea problemática.

Dado que la tarjeta de Mini PC es un sistema lineal invariable en el tiempo (LTI) y que el campo electromagnético no atraviesa ningún medio no lineal sesgado, es razonable esperar que el sistema sea recíproco, es decir, que la señal de diafonía sea la misma si se intercambian las redes perturbada y perturbadora. Esto puede verse en los resultados de la diafonía de las redes FIFO y las redes DDR4. Dado que el bus DDR4 se encuentra dentro de los límites de diafonía que se dan en los sistemas de memoria de alto rendimiento, podemos centrarnos en las posibles modificaciones del bus FIFO.

Reducción de la diafonía en el bus FIFO

Cuando inspeccionamos la disposición del FIFO y los resultados de la NEXT, está claro que la diafonía inductiva domina en las pistas de este bus. Por lo tanto, la solución natural, en este caso, es disminuir la inducción de estas pistas haciéndolas más anchas o acercándolas a su plano de referencia. Esta última opción es poco práctica en un diseño completo, especialmente teniendo en cuenta las soluciones propuestas en nuestros anteriores blogs de esta serie.

Aunque cambiar el stackup no es suficiente, hay de sobra espacio en las capas 1, 5 y 7 para ampliar las pistas. Se debe mantener el espacio entre las pistas para evitar el aumento de la capacitancia mutua a medida que estas se extienden. Si nos fijamos en la figura 1, el bus FIFO debería extenderse hacia el lado derecho de la imagen. La coincidencia de longitudes tendrá que implantarse a medida que se apliquen modificaciones a las pistas en el bus FIFO.

Resumen

La diafonía en el proyecto de ejemplo del Mini PC de las interfaces de bus paralelo de Altium Designer se examinó utilizando el escáner de diafonía en Ansys SIwave. Se identificaron redes específicas en los buses FIFO y DDR4 para su modificación usando una práctica visualización de diafonía, lo que resume señales de diafonía inducidas para pares de redes perturbadoras y perturbadas. Además, el mecanismo de diafonía dominante (inductivo vs. capacitivo) se puede identificar al observar formas de onda de dominio de tiempo, lo que luego ayudarán a determinar alguna solución para implementar en Altium Designer.

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Al utilizar la extensión Ansys EDB Exporter en Altium Designer®, los diseñadores de PCB pueden transferir su diseño de PCB a Ansys SIwave® y realizar múltiples simulaciones de integridad de la señal y de la energía. Este paquete de simulación toma los datos directamente del diseño de la PCB y ofrece a los diseñadores acceso a numerosas calculadoras de campo en 3D para realizar simulaciones y análisis en el dominio del tiempo o de la frecuencia.