¿Cómo afectan los pads y las vías a la inductancia parásita total de un capacitor?

Como he discutido en artículos anteriores, hay muchos factores en juego al determinar el impacto de la inductancia en sistemas de distribución de energía de alta frecuencia. Dos áreas temáticas, la inductancia del condensador de desacoplamiento y la inductancia de los planos de potencia, fueron abordadas en artículos anteriores. Este artículo se centrará en la inductancia de la huella del condensador y la inductancia del vía desde la huella del condensador de vuelta a los planos de potencia del PCB. Se incluyen los diversos tipos y tamaños de huellas para condensadores cerámicos y de tántalo, y se presentan resultados de pruebas que muestran la inductancia parasitaria del condensador para diferentes condensadores.

Contribuyentes Físicos a la Inductancia Parasitaria del Condensador

Solo para revisar, la inductancia en serie equivalente (ESL) es la inductancia parasitaria del condensador presente en cada componente debido a que su longitud es mayor que cero. Es un factor limitante importante en la respuesta capacitiva de los condensadores de desacoplamiento/bypass. Los contribuyentes a esta inductancia incluyen:

• Contribuciones del diseño físico de las huellas del condensador
• Longitud del vía del condensador a los planos de potencia

Todo el camino, incluyendo el camino de retorno a tierra, determina la inductancia de un circuito eléctrico. Esta inductancia está influenciada por lo siguiente:

• Conductores más cortos y un espaciado cercano entre conductores disminuye la inductancia parásita
• La inductancia de un vía de regreso a una capa de plano es una función de la distancia al vía de retorno a tierra; la inductancia aumenta con el diámetro del vía y aumenta con la longitud del vía

En la Figura 1, el camino inductivo desde el IC hasta el capacitor de desacoplamiento está resaltado en rojo.

La inductancia efectiva del capacitor es una función del área transversal del lazo formado por el capacitor, la huella del capacitor y la longitud del vía hasta los planos de potencia. El par de planos de potencia entre el capacitor y el IC añade a la inductancia efectiva. La longitud del vía de potencia del IC, el espaciado entre los vías de Vdd y tierra, y la longitud del pin del paquete también contribuyen a este camino inductivo, y por lo tanto a la inductancia parásita del capacitor. Nota: Los paquetes de IC de alto rendimiento tienen un gran número de vías de Vdd y tierra que forman un plano paralelo al camino de potencia para disminuir la inductancia efectiva.

Huellas de Capacitor y Colocación de Vías

La ESL de un capacitor es proporcional al tamaño físico de ese capacitor. Como resultado, los capacitores grandes electrolíticos o de tántalo tienen una inductancia parásita mucho mayor que los pequeños capacitores cerámicos. Además, un capacitor cerámico 0603 tiene una ESL menor que un capacitor más grande 1206.

Como se mencionó anteriormente, dos de los factores que contribuyen a la ESL de un capacitor dado son el tamaño y la colocación de la huella del capacitor. La Figura 2 es un ejemplo que muestra las huellas de capacitores para capacitores cerámicos 1206 y 0603.

Como se puede ver, la forma del capacitor junto con la colocación de vías puede cambiar el valor de ESL de un capacitor dado en más de un factor de dos. Esto se debe a que la inductancia de una vía actúa como un inductor en serie con la inductancia parásita del capacitor. Por lo tanto, las inductancias se suman. Los valores en la figura son valores medidos con capacitores conectados al par de planos Vdd/tierra más cercano a la superficie (vías más cortas).

En esta figura, cuando se monta con una huella típica, el capacitor 0603 tiene un ESL un 40% menor que el capacitor 1206. Las almohadillas en la figura anterior también tienen alguna inductancia que aparece en serie con la inductancia parásita del capacitor, por lo tanto, las almohadillas también añaden inductancia, incluso a un capacitor SMD. Almohadillas más grandes actúan como inductores con un área transversal mayor, por lo que tienen una inductancia parásita mayor.

La Figura 3 muestra cómo cambiar la posición de las vías, así como añadir más vías, puede disminuir el área de inductancia efectiva del capacitor. Esto se debe a que las vías se colocan en paralelo entre sí, y los inductores en paralelo tienen una inductancia equivalente más baja. Esto también reduce sustancialmente el valor de ESL en cada terminal del capacitor, ofreciendo una manera simple de modificar la frecuencia de resonancia propia creada por la inductancia parásita en los terminales del capacitor.

La Figura 3 muestra que hay espacio suficiente entre las almohadillas de un patrón de 1206 para colocar vías entre las almohadillas. Con cuatro vías colocadas entre las almohadillas, el ESL se reduce en un 53% en comparación con la configuración de dos vías. Esto significa que la mitad de los capacitores requeridos pueden producir la misma impedancia efectiva de alta frecuencia o mover la frecuencia de resonancia en serie a un valor más alto.

Ejemplos para Capacitores de Alta Tensión

Aplicaciones de alta tensión, como entradas de 48V a convertidores DC/DC, requieren un espacio mayor entre los patrones superficiales y prohíben colocar vías entre las almohadillas. Esto se demuestra en la Figura 4.

En esta implementación, las vías se colocan adyacentes al borde de las almohadillas de modo que el ESL se reduce sustancialmente de la configuración de dos vías.

Debe señalarse que aquellos capacitores que tienen un tamaño de carcasa de un capacitor 0603 o menor no disponen de espacio suficiente entre las almohadillas para las vías, por lo que es obligatorio que se coloquen adyacentes a los bordes de la almohadilla. El diseño de cuatro vías en la Figura 4 tiene aproximadamente el 50% del ESL del diseño anterior de dos vías. Además, en esta figura, se eligió un espaciado de 0.05 pulgadas para la huella 0603 para que pudiera colocarse cerca del borde de un BGA con paso de 50 mils mientras se permiten los mismos canales de enrutamiento. Es importante señalar que si se utiliza este tipo de implementación, es necesario tener cuidado con el diseño de la máscara de soldadura para que el soldante no se corra hacia los agujeros durante el proceso de reflujo. Alternativamente, las vías pueden ser tapadas para proteger contra que esto suceda.

El patrón de vía para la huella 0402 en la Figura 4 puede ajustarse al paso de un BGA de 1.0 mm. Sin embargo, debe señalarse que este tamaño de capacitor es mucho más difícil de ensamblar en una PCB grande, por lo que generalmente no vale la pena el esfuerzo por la pequeña disminución en ESL obtenida con la huella más pequeña.

En algunos casos, la configuración de huella de cuatro vías no es deseable debido al costo de perforar las vías adicionales y la dificultad de controlar las geometrías ajustadas de la máscara de soldadura, como se mencionó anteriormente. Si se elige una configuración de dos vías, como la que se muestra en la Figura 5, puede ser muy efectiva siempre y cuando las dos vías se coloquen en los lados de los pads en lugar de en los extremos.

La Figura 5 muestra que, aunque las dos vías en el lado producen un ESL 200 pH mayor que el ejemplo de cuatro vías, aún es sustancialmente menos inductancia que cuando las dos vías se colocaron en los extremos. En el caso de los condensadores de tántalo, como se muestra en la Figura 6, hay dos razones para tener múltiples vías en estas grandes huellas de condensadores: reducir el ESL y el ESR.

Hay condensadores de tántalo disponibles con un ESR tan bajo como 15mΩ. Con tal condensador, un patrón de seis vías puede tener la mitad del ESL y la mitad del ESR de una huella de dos vías.
Longitud de Vía del Condensador a los Planos de Potencia

La Tabla 1 es una lista de varios condensadores comúnmente utilizados. Muestra que el ESL de un condensador es una función de la longitud de la vía al par de planos de potencia.

Esta ESL es sustancialmente menor cuando un capacitor está conectado al par V1/GND comparado con el par V5/GND. En la Tabla 1, 13.5 mils es la longitud de las vías conectando a V1 y 77.5 mils es la longitud de las vías conectando a V5.

Llevando lo anterior un paso más allá, se realizaron pruebas con capacitores idénticos con huellas idénticas montados uno al lado del otro. El diferenciador fue que los capacitores estaban conectados a diferentes pares de planos PWR/GND. Estas pruebas se realizaron en múltiples configuraciones de apilamiento (todas con dieléctrico delgado entre los planos de poder y tierra) con al menos dos diseños de huella diferentes. La Ecuación 1 muestra una aproximación muy cercana al ESL medido de un capacitor cerámico 0603.

Como se muestra en la Tabla 1, el valor de ESL puede duplicarse cuando el capacitor está conectado a un par de planos de poder y tierra en el lado opuesto de la placa. Nota: El valor de ESL medido de un capacitor Johnson 0603 fue 120 pH más alto que el del capacitor AVX. Se asume que esto se debió a que el Johnson tenía una capa dieléctrica externa ligeramente más gruesa. El aumento de la inductancia se observó en varios lotes de capacitores 0603 tanto de 10 nF como de 100 nF.

Resumen

Las huellas de los capacitores junto con las vías desde el capacitor hasta el plano de potencia del PCB añaden una inductancia no deseada significativa al diseño. Elecciones de diseño simples, como el número de vías utilizadas para montar un capacitor SMD en sus almohadillas y acortar la longitud de los terminales de los componentes through-hole, pueden contribuir enormemente a limitar la inductancia parásita del capacitor.

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Referencia

1. Ritchey, Lee W. y Zasio, John J., "Acierta a la Primera, Un Manual Práctico sobre Diseño de PCB y Sistemas de Alta Velocidad, Volumen 1."