¿Qué entraña el diseño y el enrutamiento de PCIe 5.0?

PCI-SIG se ha dedicado a sobrepasar los límites de las tasas de datos estandarizados entre los procesadores y los periféricos de los sistemas informáticos. Aunque el grupo de estándares y normas no afecta directamente al desarrollo de componentes, la publicación de la especificación PCIe 5.0 de 2019 y la próxima publicación de la especificación PCIe 6.0 de 2021 indican una clara intención de estandarizar los periféricos para las aplicaciones sedientas de datos. Algunas aplicaciones incluirán inevitablemente inteligencia artificial en el centro de datos, 5G y NICs ultrarrápidos.

La duplicación de la tasa de datos de PCIe 4.0 a 5.0 no solo agrega desafíos para los diseñadores de circuitos integrados y carcasas, sino que también hace más complejos los PCB y los conectores. Todo se debe al ancho de banda de las señales, que aumenta a frecuencias más altas cada vez que entra en escena una nueva generación de PCIe. En este artículo te explicamos de qué manera deberán enfrentarse los diseñadores de PCB a estos desafíos de ancho de banda al diseñar dispositivos PCIe.

Pérdidas en el carril de PCIe 5.0

Como cualquier otra interfaz de alta velocidad, las PCIe presentan toda una serie de retos en cuanto a diseño y enrutamiento. Las pistas, el I/Os de los circuitos integrados, los conectores, e incluso el material del sustrato limitarán el ancho de banda que una placa puede acomodar, manteniendo las pérdidas dentro de las especificaciones. En este blog ya hemos hablado de una variedad de mecanismos de pérdida, así que me limitaré ahora a resumir brevemente las principales fuentes de pérdida de los canales de alta velocidad (incluyendo los carriles PCIe):

• Pérdidas del conductor: aquí se incluye la resistencia DC inherente debido a la sección transversal del conductor.
• Pérdidas dieléctricas: La estimulación y relajación en el sustrato del PCB atenúan el campo eléctrico al propagarse por un canal de alta velocidad.
• Pérdidas de rugosidad del cobre: Los laminados de cobre grabado en los PCB son rugosos (tanto si son electrodepositados como laminados), y la rugosidad del cobre debe modelarse correctamente al realizar los cálculos de impedancia.
• Pérdida de potencia por resonancia: Este efecto en la malla de fibra se produce por la carga periódica en los tejidos de fibra sueltos, lo que se traduce en pérdidas de potencia a frecuencias particulares cuando se estimulan las cavidades en el sustrato.

Obsérvese que las pérdidas de radiación también se considerarán en las microstrips cuando el espesor del sustrato sea bastante grande (por ejemplo, 30 mils, en este artículo técnico de John Coonrod). No obstante, estas pérdidas pueden ignorarse en las guías de ondas cerradas o en el enrutamiento de stripline, así como también en placas con mayor número de capas o para microstrips en laminados muy finos. A velocidades de datos de 32 Gbps en PCIe 5.0, la FR4 ya no es una opción viable y es necesario utilizar un laminado de baja pérdida.

En los canales de PCIe 5.0, las pérdidas dieléctricas y de rugosidad pueden abordarse a nivel de los sustratos de los PCB, seleccionando los laminados de baja pérdida apropiados. Los conectores y vías de acoplamiento contribuirán con sus propias pérdidas, normalmente por reflexión, debido a la falta de coincidencia de impedancia dentro del ancho de banda de la señal. Las pérdidas están limitadas en la especificación PCIe 5.0 y se limitan a -37 dB en la frecuencia de Nyquist de una vía (16 GHz para un bitrate de 32 Gbps). La forma en que organices tus componentes en una placa, o en varias placas, determinará el número de vías, los conectores y la longitud máxima de interconexión que puedes utilizar en la disposición y el enrutamiento de PCIe 5.0.

Opciones de diseño y enrutado

Topología y conectores

Una vez te hayas decidido por un material de sustrato de PCB y hayas diseñado las pistas para tener pérdidas suficientemente bajas, puedes proceder con el enrutamiento y la disposición de los dispositivos PCIe. Los dispositivos PCIe, las placas secundarias y los procesadores principales se disponen en una topología punto a punto. Los módulos, dispositivos y procesadores PCIe PHY pueden colocarse en la misma placa o separados en diferentes placas con un conector (ortogonal, de borde o de entrepiso). 

Condensadores de acoplamiento de corriente alterna

Un punto importante en el enrutamiento de los enlaces PCIe consiste en colocar un condensador de acoplamiento de corriente alterna. Si nunca has trabajado con PCIe, tienes que saber que este es uno de los aspectos que pueden pasar desapercibidos en una hoja de datos. Cada proveedor de PCIe recomendará diferentes valores de condensadores de acoplamiento de CA para sus productos (por ejemplo, los FPGAs de Xilinx recomiendan 100 nF). Como con cualquier otro condensador de acoplamiento, el propósito es eliminar el desfase de CC a lo largo de cada extremo del enlace, permitiendo al mismo tiempo que los impulsos de datos se propaguen entre los componentes.

Impedancia de las pistas y de los conectores

El enrutamiento en los carriles de PCIe debe ajustarse a las mejores prácticas para las señales diferenciales (impedancia diferencial de 85 Ohms con longitud emparejada a través de una clase de red de pares diferenciales y un espaciamiento adecuado). Ten en cuenta que, en el caso de los conectores colocados entre secciones largas de pistas, es común ver grandes desviaciones de impedancia (hasta 15 Ohms) en los conectores compatibles con PCIe. Lo que es más importante es cómo afecta este desajuste a los parámetros S (específicamente, la pérdida de retorno), lo cual debe determinarse a partir de pruebas, a fin de comprobar si funciona correctamente con un conector, una transición de capa o un estilo de enrutamiento general.

Acabado y prueba

Cuando llega el momento de probar un prototipo o un lote de ensayo, la especificación del PCIe 5.0 permite dirigir un canal de salida diferencial de un DUT a un aparato de ensayo. Para evaluar la pérdida del canal del PCIe, coloca un canal de salida idéntico en la placa y úsalo para desincrustar los parámetros S del canal. De esta forma podrás determinar si los canales se ajustan a las especificaciones del PCIe 5.0 y si es necesario realizar algún otro cambio en el diseño.

Hasta que lleguen al mercado más dispositivos compatibles con PCIe 5.0, no es mala idea ceñirnos a estas especificaciones para el diseño. Las CPU Zafiro Rápidas de Intel compatibles con PCIe 5.0/DDR5 estarán disponibles en 2021, y pronto le seguirán los productos competitivos de AMD, en 2022. Afortunadamente, las especificaciones de PCIe 5.0 son eléctricamente compatibles con las generaciones anteriores de PCIe. Posteriormente, es muy probable que no tengamos que esperar mucho para estar hablando ya de PCIe 6.0.

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