Choisissez le bon MCU équipé d’un NPU avant que l’approvisionnement ne se resserre davantage. Découvrez comment l’IA transforme la conception de l’alimentation, la sélection des PMIC et les coûts mémoire pour les équipes de l’embarqué.
Vous choisissez un microcontrôleur (MCU) pour un produit dont la commercialisation est prévue en 2027. Le composant que vous aviez en tête est désormais livré avec un accélérateur neuronal, que vous en ayez spécifié un ou non, à un prix difficile à refuser. Puis le devis du distributeur arrive, indiquant une disponibilité à plusieurs mois.
Vous vous retrouvez alors face à un MCU doté d’une unité de traitement neuronal (NPU) que vous n’avez pas demandée, avec en plus un délai d’approvisionnement allongé. La demande liée à l’IA est à l’origine des deux phénomènes, mais elle exerce une pression sur différentes parties de la chaîne d’approvisionnement des semi-conducteurs. Les accélérateurs s’intègrent désormais aux processeurs embarqués, tandis que l’infrastructure IA consomme une partie de la capacité disponible sur certains nœuds matures, également utilisés pour fabriquer des circuits intégrés de gestion de l’alimentation (PMIC) et des composants de puissance discrets. Vous devez gérer les deux dans le même cycle de conception.
Si vous spécifiez des MCU pour des fabrications prévues en 2027, cinq tendances méritent votre attention.
Le tournant a eu lieu à Embedded World en mars 2026, lorsque TI a annoncé qu’il intégrerait son NPU TinyEngine à l’ensemble de son portefeuille de microcontrôleurs. Le composant phare est le MSPM0G5187, un Cortex-M0+ à 80 MHz avec NPU intégré, désormais en production. TI l’a lancé à moins de 1 $ par quantité de 1 000 unités, bien que le prix distributeur se situait autour de 1,60 $ en septembre. TI annonce 2,56 GOPS pour l’accélérateur, avec jusqu’à 90 fois moins de latence et plus de 120 fois moins d’énergie par inférence qu’un MCU comparable sans NPU. À ce prix, l’inférence locale devient une option viable pour des conceptions qui envoyaient auparavant les données ailleurs pour traitement.
Chez TI, ST, NXP, Renesas et Infineon, le cœur Arm Cortex-M est l’élément partagé, et c’est le NPU qui l’accompagne qui les différencie. Renesas et Infineon s’appuient sur le microNPU Ethos-U55 d’Arm, tandis que ST, TI et NXP proposent respectivement Neural-ART, TinyEngine et eIQ Neutron.
Les principaux fabricants livrent déjà ces produits. Le STM32N6 de ST associe un Cortex-M55 à 800 MHz à un accélérateur Neural-ART à 600 GOPS et est en production de masse. Le RA8P1 de Renesas combine un Cortex-M85 à 1 GHz avec un Ethos-U55 annoncé à 256 GOPS. Le i.MX RT700 de NXP est en production, et le PSOC Edge E84 d’Infineon est déjà commercialisé.
Fournisseur | Composant | CPU | NPU | Valeur maximale annoncée | Statut (sept. 2026) |
TI | 80 MHz Arm Cortex-M0+ | TinyEngine NPU | Jusqu’à 2,56 GOPS à 80 MHz | En production (lancé en mars 2026) | |
ST | 800 MHz Arm Cortex-M55 | Accélérateur Neural-ART à 1 GHz | 600 GOPS | Production de masse | |
Renesas | 1 GHz Arm Cortex-M85 (les SKU double cœur ajoutent un Cortex-M33 à 250 MHz) | Arm Ethos-U55 à 500 MHz | 256 GOPS | En production (depuis juil. 2025) | |
NXP | Double Arm Cortex-M33 (325 MHz et 250 MHz) plus DSP HiFi 4 et HiFi 1 | eIQ Neutron NPU à 325 MHz | 41,6 GOPS1 | En production | |
Infineon | 400 MHz Arm Cortex-M55 plus 200 MHz Arm Cortex-M33 | Arm Ethos-U55 à 400 MHz, plus NNLite NPU | 51,2 GOPS (102,4 GOPS selon la convention de comptage d’Arm)2 | En production |
Les valeurs maximales sont des maximums théoriques publiés par les fournisseurs et ne sont pas directement comparables d’un fournisseur à l’autre : les fréquences, le nombre de MAC, les précisions prises en charge et les conventions de comptage des opérations diffèrent tous. Le statut et les détails des composants proviennent de la documentation des fournisseurs à la date de septembre 2026 ; les noms de famille couvrent plusieurs SKU, et les variantes STM32N6x5 ne comprennent pas de NPU.
1. La note d’application AN14700 de NXP (rév. 2.0) indique un maximum théorique de 41,6 GOPS à 325 MHz. Cette fréquence nécessite une alimentation externe de 1,1 V sur le domaine de calcul VDD2 ; les LDO internes plafonnent à 1,05 V.
2. Le manuel de référence de l’architecture d’Infineon indique 51,2 GOPS en comptant chaque opération multiply-accumulate comme une seule opération. Arm compte un MAC comme deux opérations, ce qui donne 102,4 GOPS pour le même Ethos-U55 à 128 MAC/cycle à 400 MHz. Les deux chiffres concernent uniquement l’Ethos-U55, pas le NNLite NPU.
Le passage d’un modèle entraîné à un silicium opérationnel diffère sensiblement selon les fournisseurs. TI utilise CCStudio Edge AI Studio ; ST utilise son Edge AI Suite ; NXP utilise eIQ ; Renesas utilise RUHMI ; et Infineon utilise DEEPCRAFT. Le flux de déploiement du modèle fait partie intégrante de l’engagement envers la plateforme, et changer de fournisseur de MCU peut entraîner des coûts de migration logicielle bien supérieurs au simple remplacement du silicium.
Alif a mesuré un modèle de détection de mots-clés à 6,8 ms et 0,17 mJ par inférence via le NPU, contre 137 ms et 2,62 mJ sur le CPU seul. Le NPU termine environ 20 fois plus vite, permettant au système de revenir plus tôt à l’état idle. Pour les charges de travail par rafales, cette fenêtre d’activité plus courte peut rendre le courant de crête et la réponse transitoire plus importants que ne le suggèrent les chiffres de puissance moyenne.
Ce comportement s’applique à des rails disposant de peu de marge de tension. ST fait fonctionner le cœur du STM32N6 à 0,81 V nominal et à 0,89 V en mode performance, et propose un outil pour mesurer VDDCORE pendant l’inférence. À ces tensions, des variations rapides de charge peuvent transformer une réponse insuffisante du régulateur ou un découplage inadéquat en pannes intermittentes.
Dans les classes de puissance plus élevées, les processeurs complexes imposent des architectures d’alimentation multi-rails programmables et séquencées. La série de PMIC BD968xx-C de ROHM, associée à son DrMOS BD96340MFF-C, a été lancée cette année comme solution d’alimentation qualifiée AEC-Q100 pour les SoC automobiles, avec séquencement de plusieurs rails. Telechips et SemiDrive l’ont intégrée dans des conceptions de référence.
Au niveau MCU, une intégration plus poussée peut réduire le nombre de composants compagnons sans supprimer la nécessité de concevoir correctement les rails du processeur. Le AM13Ex de TI intègre le NPU, le Cortex-M33 et la commande moteur temps réel sur une seule puce et annonce jusqu’à 30 % d’économies sur le BOM en remplaçant une conception multi-puces.
Pour une comparaison entre régulation sur puce, PMIC externes et alimentations hybrides, voir Powering the NPU: On-Chip, External PMIC, or Hybrid?
La pénurie de composants de 2021 résultait d’une collision généralisée entre la demande, la capacité, les stocks et la logistique. La tension actuelle est plus sélective. La demande en puissance liée à l’IA augmente, tandis que les fonderies réduisent ou redirigent certaines parts de leur capacité en nœuds matures.
L’infrastructure IA consomme de grandes quantités de PMIC et de composants de puissance discrets. La demande resserre la capacité en 8 pouces, tandis que les applications IA consomment également certains procédés matures en 12 pouces. Ces deux capacités de fabrication prennent en charge une grande partie du BOM analogique, puissance et embarqué. TrendForce estime l’utilisation moyenne des lignes 8 pouces chez les dix principales fonderies à 88 % en 2026 (contre environ 80 % en 2025), avec une progression vers 90 % au second semestre 2026. TSMC et Samsung ont également réduit leur capacité 8 pouces. Les fonderies réaffectent leur capacité contrainte vers des produits de puissance et liés à l’IA à plus forte marge.
La pression se concentre sur des sous-catégories spécifiques. Les composants 8 bits et de nombreux composants grand public montrent peu de perturbations, tandis que les MCU 32 bits automobiles et industriels, les composants analogiques et les PMIC à fort courant sont sous pression.
En août 2026, onsemi a indiqué aux investisseurs que les délais dans ses segments de croissance étaient passés de 27 à environ 32 semaines. ADI aurait demandé à ses clients de passer certaines commandes avec six mois d’avance. Les retours du marché indiquent que certains MCU ST sont annoncés avec des délais allant jusqu’à 52 semaines, tandis que certains distributeurs demandent déjà les besoins sur l’ensemble de l’année 2027. En outre, les contraintes de packaging peuvent prolonger les délais au-delà de ceux de fabrication des wafers.
Les prix ont également augmenté. TI, Infineon, NXP et ST ont annoncé des hausses de prix au cours du premier semestre 2026, tandis que TrendForce indique que les prix des fonderies ont augmenté de 5 à 15 % entre le premier et le deuxième trimestre, avec de nouvelles hausses qui se prolongent jusqu’en 2027.
Utilisez Octopart pour vérifier les stocks actuels des distributeurs et les prix des références de lignes MCU et PMIC, en particulier pour les composants automobiles et industriels, car les stocks disponibles en entrepôt déterminent quelles pièces peuvent prendre en charge la fabrication de ce trimestre ou du trimestre prochain.
Les fabricants de mémoire réaffectent leurs capacités vers la HBM et la NAND avancée pour les systèmes d’IA, et les composants à faible densité en subissent les conséquences. TrendForce estime que les prix contractuels de la mémoire flash NOR ont augmenté de 100 à 120 % au premier semestre 2026, tandis que la NAND SLC a progressé de 130 à 150 %. TrendForce s’attend à ce que la tension sur l’offre maintienne les prix à un niveau élevé durant le second semestre.
Ces composants assurent le stockage de démarrage, du code et des données dans les nomenclatures embarquées industrielles, automobiles, réseau et embarquées haut de gamme, et leur revalorisation tarifaire est indépendante de celle du MCU. Un design dont le coût du MCU a été verrouillé tôt peut malgré tout voir la partie mémoire de sa nomenclature augmenter fortement. Lorsque vous vérifiez le stock du processeur, vérifiez aussi la mémoire flash série associée et envisagez de sécuriser le prix de la mémoire selon son propre calendrier.
RISC-V passe des cartes d’évaluation aux conceptions embarquées de production. RISC-V International indique que les expéditions annuelles représentent environ 2,5 milliards de cœurs et décrit 2026 comme une phase de transition vers l’intégration dans les designs et la certification. L’ ESP32-S31 est entré en production de masse en juillet 2026 avec deux cœurs d’application RISC-V, le Wi-Fi 6 et le BLE 5.4.
L’architecture progresse également dans le secteur automobile. Quintauris – soutenu par Bosch, Infineon, Nordic, NXP, Qualcomm et STMicroelectronics – s’est associé à SiFive en décembre 2025 pour intégrer l’IP processeur RISC-V dans des architectures de référence pour contrôleurs zonaux et ECU ADAS. Infineon a indiqué qu’il allait étendre AURIX avec une famille RISC-V, et une IP processeur RISC-V compatible ASIL-D est disponible auprès de SiFive.
RISC-V est déjà bien établi dans les applications embarquées à fort volume et s’étend vers des marchés à plus hautes performances et critiques pour la sécurité. Arm reste dominant parmi les familles de MCU équipées de NPU évoquées ici. Un jeu d’instructions commun ne rend pas à lui seul les composants interchangeables, et passer d’un fournisseur à un autre implique toujours de nouveaux périphériques et une nouvelle qualification.
Pour l’aspect seconde source et qualification dans la sélection des MCU, voir 5 fournisseurs détiennent 80 % du marché des MCU. Où est votre seconde source ?
La demande en IA accélère quatre des cinq tendances abordées dans cet article, et la carte sur votre établi en est en aval. Pour les projets livrés en 2027, qualifiez les composants en fonction de la maturité de la toolchain et des délais actuels, et privilégiez une production confirmée plutôt que la préproduction pour les calendriers à court terme.
Les distributeurs sollicitent déjà les clients pour les besoins de 2027 alors que les fabricants se préparent à une forte demande ; étendez donc les prévisions au-delà de 12 mois pour les MCU sur nœuds matures, les PMIC et la mémoire situés sur le chemin critique.
Concevez l’alimentation autour de l’accélérateur dès le départ. Quand l’accélérateur s’active, le rail d’alimentation doit être prêt. Un rail qui ne peut pas absorber l’échelon de charge est un problème coûteux à découvrir dès le premier prototype.