칩렛과 첨단 패키징: 차세대 전자기기를 위한 모듈형 통합

반도체 설계에서 “클수록 좋다”는 시대는 이제 공식적으로 한계에 부딪혔습니다. 수십 년 동안 무어의 법칙, 즉 마이크로칩 위 트랜지스터 수가 2년마다 두 배로 늘어난다는 관찰은 단순히 부품을 더 작게 만드는 방식으로 유지되어 왔습니다. 그러나 3nm와 2nm 영역으로 들어서면서, 기존의 모놀리식(단일 다이) 시스템온칩(SoC)은 경제적으로 지속 가능하지 않다는 사실이 드러나고 있습니다. 이러한 최첨단 공정 노드에서 거대한 단일 다이 칩을 제조하면 수율이 급격히 떨어지며, 먼지 한 점만으로도 접시 크기의 실리콘 웨이퍼 전체가 망가질 수 있어 비용이 천문학적으로 치솟습니다.

해결책은 단지 하나의 실리콘 조각에 얼마나 많은 트랜지스터를 집어넣을 수 있느냐가 아니라, 서로 다른 조각들을 얼마나 효과적으로 연결할 수 있느냐에 달려 있습니다. 이제 칩렛과 첨단 패키징의 시대가 열리고 있습니다. 이는 전자 시스템을 레고처럼 모듈화하는 접근 방식으로, 고성능 컴퓨팅의 대중화를 이끌 것으로 기대됩니다.

핵심 요약

• 칩렛은 대형 모놀리식 SoC를 대체합니다. 더 작은 다이는 수율을 높이고 비용을 낮추며, 하나의 패키지 안에서 서로 다른 공정 노드를 혼합해 사용할 수 있게 합니다.
• 첨단 패키징(2.5D 및 3D)은 고밀도 집적을 가능하게 합니다. 나란히 배치된 인터포저와 수직 적층은 성능을 높이지만, 동시에 큰 열 관리 과제를 초래합니다.
• 표준화는 필수입니다. UCIe와 같은 인터페이스는 서로 다른 벤더의 칩렛 간 통신을 가능하게 해 벤더 종속을 줄이고 더 넓은 생태계를 가능하게 합니다.
• 신뢰성과 소싱의 중요성은 더욱 커집니다. 시스템 수준의 성공을 보장하려면 Known-Good-Die 테스트, 더 나은 다이싱 방식, 그리고 실리콘·패키징·OSAT 팀 간 긴밀한 협업이 필요합니다.

아키텍처: 판을 어떻게 짜는가

아키텍처의 근본적인 변화는 디스어그리게이션(disaggregation), 즉 크고 복잡한 설계를 칩렛이라 불리는 더 작고 기능적인 다이로 분해하는 것입니다. 이를 통해 엔지니어는 특정 요구사항에 맞춰 구성 요소를 조합할 수 있으며, 이를 이기종 집적(heterogeneous integration)이라고 합니다.

예를 들어, 28nm 공정에서도 충분히 잘 동작하는 I/O 다이나 RF 부품에 왜 비싼 5nm 면적을 낭비해야 할까요? 이를 분리하면 동일한 패키지 안에서도 각 기능에 가장 비용 효율적인 공정 노드를 사용할 수 있습니다.

2.5D 패키징

2.5D 패키징에서는 칩렛을 실리콘 인터포저 또는 Intel의 EMIB(embedded multi-die interconnect bridge)와 같은 브리지 위에 나란히 배치합니다. 이러한 구조는 고밀도 인터커넥트를 제공하여 다이 간 데이터가 최소한의 저항으로 흐를 수 있게 하며, 시스템이 이를 사실상 하나의 실리콘 조각처럼 인식하도록 만듭니다.

3.0D 패키징

수평 공간이 부족해지면 수직 방향으로 확장합니다. 3D 패키징은 메모리를 로직 위에 직접 적층하는 방식입니다. 이는 TSV(through-silicon via), 즉 실리콘을 관통해 층들을 연결하는 수직 구리 기둥을 통해 구현됩니다. 이러한 수직 집적은 지연 시간을 줄이는 궁극적인 수단으로, 데이터 저장소를 처리 로직에서 불과 수 마이크로미터 거리까지 가깝게 배치합니다.

열 샌드위치 문제

칩 적층은 지연 시간 문제를 해결하는 반면, 열 샌드위치라는 새로운 문제를 만듭니다. 3D 적층에서는 가운데 층이 갇혀 방열판으로 직접 열을 전달할 경로가 없습니다. 이는 단순한 성능 병목이 아니라 신뢰성 측면에서도 악몽입니다. 고성능 로직 다이에서 발생한 열이 민감한 HBM(고대역폭 메모리)으로 퍼지면 비트 플립이나 영구적인 데이터 손상이 발생할 수 있습니다.

산술논리장치가 강한 열을 발생시키는 국부적 핫스팟은 주변 실리콘의 열전도 능력을 빠르게 초과할 수 있습니다. 이를 해결하기 위해 엔지니어들은 여러 혁신적인 방법을 활용하고 있습니다:

• 열 인지 플로어플래닝: 가장 뜨거운 블록을 다이 가장자리에 배치해 열 방출을 더 쉽게 만드는 방식입니다.
• 열 TSV: 데이터를 전달하는 대신 열을 전달하는 비아를 구현해, 칩 내부의 라디에이터처럼 작동하게 합니다.
• 능동형 마이크로유체 냉각: 극단적인 경우에는 실리콘 내부에 직접 냉각 채널을 식각해 액체 냉각제가 칩 중심부를 통과하도록 합니다.

바벨탑 인터커넥트 문제 해결

역사적으로 모듈형 생태계의 가장 큰 장벽은 독점적인 비공개 인터페이스였습니다. 벤더 A의 칩렛을 구매하면 벤더 B의 칩렛과는 같은 언어로 통신할 수 없었고, 이런 기술적 바벨탑은 엔지니어들을 자주 난처한 상황에 빠뜨렸습니다.

이제 UCIe(Universal Chiplet Interconnect Express)라는 표준이 마침내 해결책으로 떠오르고 있습니다. 이 개방형 표준은 플러그 앤 플레이 생태계를 만드는 것을 목표로 하며, 더 중요한 점은 벤더 종속이라는 상업적 함정에서 벗어날 길을 제공한다는 것입니다. Open Compute Project와 같은 단체의 지원을 받는 이러한 개방형 생태계는 중견 전자 기업에게는 성배와도 같으며, 특정 공급자의 독점 생태계에 발목 잡히지 않도록 해줍니다.

소싱과 신뢰성: Known-Good Die

모듈형 시스템에서는 소싱의 중요성이 매우 큽니다. 5개의 칩렛으로 패키지를 조립하는데 그중 하나라도 불량이면, 나머지 4개의 정상 칩과 값비싼 인터포저를 포함한 전체 조립품이 모두 폐기됩니다. 이 때문에 Known-Good Die라는 물류적 요구사항이 생겨났습니다.

신뢰성을 확보하려면 조달 및 엔지니어링 팀은 일반적인 프로빙을 넘어 다음을 고려해야 합니다:

1. WLBI(Wafer-Level Burn-In): 패키징 전에 웨이퍼 단계에서 칩에 스트레스를 가해 초기 고장을 걸러냅니다.
2. 높은 ATPG 결과: 로직 무결성을 보장하기 위해 벤더에 99% 초과의 Automatic Test Pattern Generation 결과를 요구합니다.
3. 다이싱 무결성: 열 스트레스에서 실패할 수 있는 미세 균열을 피하기 위해 기존 기계식 다이싱보다 스텔스 다이싱이나 플라즈마 다이싱 같은 방법을 평가합니다.
4. 열 비닝: 열 관리가 가장 어려운 3D 적층 중앙부에는 누설 전류가 가장 낮은 다이를 사용합니다.

이러한 부품을 소싱할 때는 Octopart와 같은 도구를 사용해 공인 유통업체를 통해 부품이 조달되는지 확인하는 것이 중요합니다. 수명 종료가 임박한 칩렛을 기반으로 모듈형 시스템을 설계하는 것은 재앙으로 가는 지름길이므로, 조달 단계에서 엄격한 라이프사이클 점검은 필수입니다.

골든 트라이앵글과의 협업

첨단 패키징의 복잡성 때문에, 설계를 분리된 사일로 방식으로 진행하던 시대는 끝났습니다. 이제는 테이프아웃 전에 패키징 엔지니어가 실리콘 플로어플랜을 검토하는 공동 설계 흐름으로 들어가야 합니다. IC 설계자, 패키지 설계자, 그리고 OSAT(Outsourced Semiconductor Assembly and Test) 간의 이러한 협업은 흔히 골든 트라이앵글이라고 불립니다.

OSAT(예: Amkor, ASE, TSMC)를 선택할 때는 하이브리드 본딩과 웨이퍼-투-웨이퍼 조립에 대한 명확한 로드맵이 있는지 확인해야 합니다. 이러한 기술은 고밀도 집적의 미래입니다.

또 하나의 중요한 상업적 장애물은 “누가 비용을 부담하는가?”라는 문제입니다. 500달러짜리 고성능 다이가 50달러짜리 실리콘 인터포저 결함 때문에 조립 중 손상되었다면, 그 비용은 누가 부담해야 할까요? 생산 시작 전에 파트너와 다이-투-패키지 수율 손실 프로토콜을 명확히 정립하는 것이 필수적입니다.

테스트 및 시뮬레이션을 고려한 설계

3D 적층의 가운데 부분은 프로브로 물리적으로 접촉할 수 없기 때문에, 첨단 패키징의 블랙박스적 특성상 강력한 Design for Test가 필요합니다. 엔지니어는 조립 후 문제를 진단할 수 있도록 칩렛 아키텍처 자체에 JTAG와 내부 자가 테스트 구조를 포함해야 합니다.

또한 소프트웨어 도구는 성공적인 통합의 핵심 기반이 되었습니다. Altium Develop와 같은 플랫폼은 전원 및 signal integrity extensions을 제공하여 전체 패키지의 전기적·열적 프로파일을 하나의 통합 시스템으로 시뮬레이션할 수 있게 합니다. 제조 전에 이러한 복잡한 상호작용을 시뮬레이션하는 것만이 비용이 많이 드는 재설계라는 악몽을 피하는 유일한 방법입니다.

미래는 모듈형이다

칩렛으로의 전환은 수십 년 만에 반도체 철학에서 가장 중요한 변화라고 할 수 있습니다. 모든 것을 하나의 칩에 넣는 모놀리식 접근 방식에서 벗어남으로써, 우리는 더 유연하고 비용 효율적이며 강력한 전자 시스템으로 가는 길을 열고 있습니다.

전자 산업의 미래는 단지 실리콘 위에 무엇을 새기느냐로 결정되지 않습니다. 그것들을 얼마나 지능적으로 연결하느냐가 더 중요합니다. 중견 시장의 기업들에게 이 모듈형 혁명은 거대 기업과 경쟁할 수 있는 핵심 수단이며, 2nm 모놀리식 수율이 요구하는 천문학적 비용 없이도 고성능 컴퓨팅으로 나아갈 수 있는 길을 제공합니다.

자주 묻는 질문

칩렛이란 무엇이며, 왜 모놀리식 SoC를 대체하고 있나요?

칩렛은 하나의 패키지 안에서 함께 동작하는 작고 기능적인 다이입니다. 더 작은 다이는 더 높은 수율, 더 낮은 비용, 더 나은 공정 노드 최적화를 제공하기 때문에 대형 모놀리식 SoC를 대체하고 있습니다. 모든 기능에 비싼 3nm 또는 5nm 실리콘을 사용하는 대신, 각 칩렛은 자신의 기능에 가장 적합한 공정 노드를 사용할 수 있어 더 효율적이고 확장 가능한 설계를 가능하게 합니다.

2.5D 패키징과 3D 패키징의 차이는 무엇인가요?

2.5D 패키징은 칩렛을 인터포저 또는 실리콘 브리지 위에 나란히 배치하여 짧은 거리에서 고대역폭 연결을 가능하게 합니다.

3D 패키징은 TSV를 사용해 다이를 수직으로 적층함으로써 메모리와 로직을 극도로 가깝게 배치하여 초저지연을 실현합니다.

엔지니어는 성능 요구사항, 열 제약, 시스템 복잡도에 따라 두 방식 중 하나를 선택합니다.

왜 3D IC에서 열 관리가 그렇게 큰 과제인가요?

다이를 적층하면 열 샌드위치가 형성되어 가운데 층에 열이 갇히게 됩니다. 이로 인해 로직 다이의 핫스팟, 메모리 손상, 또는 장치의 조기 고장이 발생할 수 있습니다. 열을 관리하기 위해 엔지니어는 다음과 같은 방법을 사용합니다:

• 열 인지 플로어플래닝
• 열 TSV(열 전달 비아)
• 극한 상황을 위한 마이크로유체 냉각

이러한 방법은 고밀도·고전력 3D 적층에서 성능과 신뢰성을 유지하는 데 도움이 됩니다.

UCIe란 무엇이며, 왜 칩렛 생태계에서 중요한가요?

UCIe(Universal Chiplet Interconnect Express)는 서로 다른 벤더의 칩렛 간 통신을 가능하게 하는 개방형 다이-투-다이 인터커넥트 표준입니다. 이는 독점 인터페이스로 인해 발생한 상호운용성 문제를 해결하고 벤더 종속을 줄여줍니다. UCIe는 기업들이 구성 요소를 자유롭게 조합해 모듈형 고성능 시스템을 구축할 수 있는 진정한 칩렛 시장을 가능하게 하는 핵심 요소입니다.