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혼합 신호 설계를 위한 클록 분주기 회로 및 부품

작성 날짜: 2026/04/4 토요일
업데이트 날짜: 2026/09/14 월요일

At a Glance

클록 분주 회로는 여러 가지가 있지만, Renesas의 GreenPAK는 혼합 신호 시스템의 처리 흐름 일부로 클록 분주를 가능하게 하는 유일한 제품입니다.

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클록 분주는 여러 이유로 혼합 신호 시스템에서 사용됩니다. 예를 들어, 하나의 오실레이터 또는 기준 소스가 일반적으로 서로 다른 대역폭, 위상 잡음 허용치, 에지 배치 요구 사항을 가진 여러 타이밍 도메인에 동시에 사용되어야 합니다. 마이크로컨트롤러에는 낮은 속도의 타이밍 입력이 필요할 수 있고, ADC에는 깨끗한 샘플 클록이 필요할 수 있으며, 제어 루프에는 주기적인 스트로브 또는 비교 기준이 필요할 수 있습니다. 클록 분주 방식은 필요한 듀티 사이클, 추가 지터, 에지 대칭성, 라우팅 제약, 심지어 인접한 아날로그 회로에 얼마나 많은 디지털 스위칭 노이즈가 주입되는지에 따라 달라집니다.

아래 예시는 클록 분주를 구현할 때 사용되는 일반적인 회로 및 부품 선택지를 다룹니다. 일부는 단순한 보드 레벨 로직 회로이고, 일부는 프로그래머블 로직이나 타이머 주변장치에 내장되어 있지만 개별 부품으로도 구현할 수 있습니다. 신호 처리가 포함되거나 논리 조건이 아날로그 신호에 적용되는 많은 임베디드 애플리케이션에서는 디지털 로직으로 구현하는 것이 가장 합리적입니다.

일반적인 클록 분주기 회로

D 플립플롭을 사용한 2분주

가장 깔끔한 분주 회로는 여전히 D 플립플롭으로 구성한 2분주 토글 단계입니다. 구현은 간단하며 아래와 같습니다. 타이밍 요구 사항이 충족된다는 가정하에, 이 방식은 입력에 대해 결정론적인 에지 배치를 갖는 50% 듀티 사이클 출력을 생성합니다. 보드 레벨 혼합 신호 설계에서는 최소한의 로직 깊이와 예측 가능한 동작으로 로컬 반속도 클록을 만들려는 경우 매우 강력한 선택지입니다.

이 방식은 소스 클록이 안정적이거나, 임계값 처리된 아날로그 신호( comparator 사용)로부터 구형파 출력을 생성합니다. 이 회로는 분주비가 정확히 2이거나 작은 2의 거듭제곱(캐스케이딩 필요)일 때, 그리고 출력이 안정적으로 유지되어야 할 때 가장 유용합니다. 일반적으로 serializer 제어 로직, 로컬 상태 머신 또는 반속도 기준이 충분한 디지털 인터페이스 타이밍 앞단에서 사용됩니다. 2의 거듭제곱으로 캐스케이딩하면 전파 지연이 누적되므로, 높은 클록 주파수에서는 다른 신호와의 스큐에 영향을 줄 수 있다는 점에 유의해야 합니다.

사용할 수 있는 대표적인 부품은 다음과 같습니다:

74HC74
74LVC1G74
CPLD, FPGA 또는 혼합 신호 로직 디바이스의 내부 플립플롭 리소스

간단한 클록 분주는 DFF로 수행할 수 있습니다. 캐스케이딩하면 2의 거듭제곱 단위로 분주할 수 있습니다.

카운터 기반 정수 분주

필요한 분주비가 2보다 크면, 표준 구현 방식은 동기식 카운터를 사용하고 출력 비트를 직접 사용하거나 디코딩된 터미널 카운트를 사용해 카운터를 리셋하는 것입니다. 바이너리 카운터의 출력 비트를 사용하면 추가 회로를 거의 쓰지 않고도 4분주, 8분주 또는 16분주를 깔끔하게 얻을 수 있습니다. 3분주, 5분주 또는 10분주처럼 2의 거듭제곱이 아닌 분주비는 결과가 실제 클록처럼 동작해야 하는 경우 일반적으로 카운트 디코딩과 출력 레지스터가 필요합니다.

혼합 신호 설계에서 카운터 방식은 로직, 프로그래머블 디바이스, 일부 타이머 주변장치에서 구현이 쉽고 구조가 간결하다는 점에서 매력적입니다. 하지만 디코딩된 펄스를 분배형 클록처럼 취급할 때 약점이 드러납니다. 터미널 카운트 출력은 추가 로직으로 구형파 출력을 재구성하지 않는 한 폭이 좁은 펄스입니다. 이 차이는 분주된 신호가 컨버터, 인터페이스 클록 또는 듀티 사이클에 민감한 회로로 공급될 때 중요합니다.

비교기를 사용한 카운터 기반 클록 분주.

저속 인터페이스용 10분주 클록이 대표적인 예입니다. decade counter만으로도 올바른 분주비를 만들 수 있지만, 결과가 유용한지는 출력 형식에 따라 달라집니다. 주기적 스트로브라면 터미널 카운트 펄스로 충분할 수 있습니다. 하지만 다운스트림 디바이스가 구형파 타이밍 입력을 기대한다면, 출력 레지스터나 토글 단계를 추가하고 결과 듀티 사이클을 검증해야 합니다.

듀티 사이클 보정을 포함한 홀수 분주기

홀수 분주에서는 단순한 설계가 복잡해집니다. 카운터 디코드에서 직접 가져온 3분주 출력은 종종 낮은 듀티 사이클을 가집니다. 다운스트림 디바이스가 50%에 더 가까운 듀티 사이클을 기대한다면, 다른 방법으로는 다음과 같은 것들이 있습니다:

번갈아 다른 카운트 간격 후에 출력을 토글하는 소형 동기식 상태 머신 사용
보정된 파형을 만들기 위해 소스 클록의 상승 에지와 하강 에지를 모두 사용
더 높은 내부 클록 속도로 동작시킨 후 카운터나 레지스터로 출력을 다시 타이밍 정렬

실용적인 3분주 구현은 입력 에지 3개를 카운트하고 두 번째 레지스터를 사용해 1.5주기 동안 High, 1.5주기 동안 Low인 파형을 재구성하는 방식일 수 있습니다. 이는 ASIC/FPGA 클록 생성 로직에서는 흔하지만, 타이밍 복잡도가 증가하기 때문에 단순한 보드 레벨 로직에서는 덜 일반적입니다.

분수 출력 분주 PLL

위상 고정 루프(PLL)는 출력이 입력과 위상 정렬을 유지하더라도 분주기로 동작할 수 있습니다. 이것은 분주된 클록이 소스에 대해 제어된 위상과 낮은 스큐를 가져야 할 때 가장 유용한 방법 중 하나입니다. PLL은 기준 신호와의 정의된 관계를 유지하면서 분주할 수 있으며, 많은 디바이스는 곱셈과 분주를 동시에 허용하므로 하나의 소스에서 여러 관련 주파수를 생성할 수 있습니다.

이 솔루션 범주는 클록 품질이 가장 중요한 설계에 적합합니다. 단순한 로직 분주기보다 복잡하지만, 제어된 duty cycle, 여러 출력 간 더 낮은 스큐, 그리고 클록 트리 라우팅과의 더 나은 통합이라는 장점이 있습니다. 또한 노이즈가 많은 디지털 스위칭 영역 옆에 배치된 임시방편 카운터 로직으로 아날로그 민감 타이밍 경로를 구성하려는 유혹도 줄여줍니다.

분주기로서의 MCU 또는 FPGA 클록 블록

많은 시스템에서 클록 분주기는 단지 타이머 주변장치일 뿐입니다. MCU 기반 임베디드 애플리케이션에서는 플립플롭으로 분주 회로를 수동 구성하지 않고도 임의의 클록을 생성할 수 있습니다. FPGA에서는 일반 로직이 아니라 전용 클록 리소스 내부에서 클록을 분주하는 것이 일반적으로 올바른 방법이지만, 칩의 통합 클록 리소스를 사용하는 대신 프로세스 흐름이나 알고리즘의 일부로 플립플롭에서 구현하는 것도 가능합니다.

항목	MCU 구현	FPGA 구현
주요 리소스	타이머/카운터 주변장치	클록 매니저(PLL/MMCM)
구성	프리스케일러 및 주기 레지스터	전용 클록 블록
출력 신호	주변장치에서 사용하는 단일 출력	낮은 스큐의 클록 트리 라우팅
최적 사용 사례	저속 PWM 또는 주변장치	고속 동기 로직

이 방식은 메인 시스템 클록에서 파생된 구형파 출력을 제공합니다. 편리하긴 하지만, 전용 저스큐 클록 트리와 항상 동등한 것은 아닙니다. 일반적으로 저속 주변장치, PWM 생성 또는 외부 타이밍 신호에는 적합합니다. 분주 결과가 단순한 느린 enable 펄스가 아니라 프로그래머블 로직 내부에서 실제 클록처럼 동작해야 할 때 올바른 선택입니다.

클록 분주를 위한 GreenPAK 리소스

Renesas GreenPAK 디바이스는 오실레이터, CNT/DLY 매크로셀, D 플립플롭, LUT를 프로그래머블 아날로그 인터페이스와 함께 통합하여 고정 기능 로직과 더 큰 프로그래머블 플랫폼 사이의 간극을 메웁니다. 이를 통해 이러한 혼합 신호 프로세서는 완전한 프로그래밍과 실시간 재구성이 가능하며, 시작 타이밍, 디바운스, 펄스 자격 판정과 같은 로컬 제어 기능에 적용할 수 있습니다.

GreenPAK 제품 포트폴리오의 한 예인 SLG46537V는 다양한 표준 로직 및 아날로그 처리 기능과 함께 클록 분주 구현을 가능하게 합니다. 아래 블록도는 아날로그 신호 처리를 위한 비교기 등의 사용 가능한 아날로그 기능과, 변환된 아날로그 입력에 논리 조건을 적용하기 위한 내부 매크로셀을 보여줍니다.

SLG46537V 블록도

Renesas GreenPAK의 개발 도구는 설계자가 완전히 맞춤형 디지털, 아날로그 또는 혼합 신호 IC를 개발할 수 있도록 지원합니다. 이러한 프로그래머블 혼합 신호 프로세서는 클록 및 신호 관리 회로에 포함되는 기능을 통합할 수 있어 더 작고 효율적인 시스템을 가능하게 합니다. 자세히 알아보려면 GreenPAK 구성요소와 참조 예제를 확인해 보십시오.

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