고속 데이터 처리에서 캐리 전파 지연이란 무엇인가?

친구들과 문자 메시지 대화를 하다 보면 완전히 엉망이 되는 경우가 종종 있습니다. 한 번의 문자에 다섯 가지 질문을 주고받기가 너무 쉬워서, 모든 것에 대해 답변하려고 하면 우리의 메시지 체인이 완전히 동기화에서 벗어나게 됩니다. 실제로 친구가 물어본 모든 것에 대해 답변하기까지 세 개의 문자 메시지가 지나가고, 그때쯤이면 우리는 완전히 새로운 주제로 넘어가 있습니다.

PCB나 IC 내의 논리 회로 간 신호 지연은 고속 시스템을 다루지 않는 한 일반적으로 생각할 필요가 없는 것입니다. PCB의 데이터 속도와 용량이 계속 증가함에 따라, 지연을 고려하는 것은 디지털 데이터가 시스템 전체에서 동기화되어 유지되도록 하는 데 중요합니다.

전파 지연 리뷰

PCB에서 전파 지연(보다 적절하게는 전송 지연이라고 함)에 익숙하지 않다면, 여기에서 설명하겠습니다. 디지털 신호는 PCB 내의 두 지점 사이를 이동하는 데 일정한 시간이 필요합니다. 여러 신호를 네트워크나 전체 시스템에서 동기화된 상태로 유지하려면, 신호가 보드의 다양한 지점에 동시에 도착하도록 해야 합니다.

이 경우 전파 지연은 PCB 상의 두 지점 사이를 이동하는 신호의 전송 지연을 의미합니다. 이는 디지털 전자공학 교과서에서 찾을 수 있는 전파 지연의 정의와 혼동되어서는 안 됩니다.

신호가 동기화되지 않으면 시스템의 비트 오류율이 증가할 수 있습니다. 디지털 데이터를 병렬로 처리할 때, 네트워크 내의 신호들은 동기화되어야 하므로, 네트의 모든 트레이스 길이를 가장 긴 트레이스의 길이에 맞추어야 합니다. 차동 쌍 라우팅에서 스큐를 보상하는 것도 중요합니다. 미앤더링은 임피던스를 유지하면서 신호선에 약간의 지연을 적용하는 최선의 방법입니다.

다른 트레이스 기하학에서 신호는 약간 다른 전파 지연을 경험할 것입니다. 임피던스 제어 보드를 작업하는 경우, 전파 지연에 대한 공식은 상대적으로 간단하며 보드 기판의 상대 유전 상수에 따라 달라질 것입니다. ~100 Mbps 시스템 이상을 작업할 때는 보드 전체에서 전파 지연을 고려해야 하며, 임피던스 제어 설계를 사용하는 것이 좋습니다.

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병렬 데이터 처리에서의 전파 지연 및 스큐

병렬로 데이터를 처리할 때, 비트 간의 전파 지연이 제대로 보상되지 않으면 추가적인 데이터 오류가 누적될 수 있습니다. 네트 내의 특정 병렬은 덜 중요한 비트에서 나온 출력이 더 중요한 비트에 적용되는 처리 단계를 결정하는 경우 더 큰 지연이 필요할 수 있습니다.

이 일반적인 고려 사항은 이상하게 들릴 수 있지만, 다음 예를 들어보겠습니다. PCB나 IC에서 사용하기 위한 리플 캐리 더더를 설계한다고 가정해 보세요. 이 장치는 기본적으로 입력 비트를 병렬로 처리하는 일련의 1비트 더더입니다. 더해질 두 디지털 숫자를 구성하는 비트는 각 더더에 병렬로 입력되어야 하며, 각 더더는 캐리 비트를 생성할 수 있습니다.

LSB에 대한 더더는 다음으로 큰 비트로 캐리 비트를 출력하고, 이는 MSB까지 계속됩니다. LSB에서 다음으로 높은 비트로의 출력은 일부 전파 지연을 경험할 것입니다. 또한 각 더더의 논리 게이트 상승 시간으로 인한 전체 스큐를 고려해야 합니다. 각 더더의 캐리 비트와 입력 비트는 동기를 유지해야 하며, 캐리 비트의 전파 지연과 누적된 스큐는 더 높은 자릿수의 입력 비트를 약간 지연시켜야 합니다.

각 자릿수 사이의 총 지연 시간은 덧셈기 사이를 이동하는 신호의 전파 지연과 덧셈기의 전체 논리 회로의 상승 시간의 두 배를 더한 것과 같습니다(두 덧셈기가 동일한 논리 패밀리에서 온 것으로 가정할 때). 몇 비트만을 낮은 속도로 작업할 때는, 이것이 비트 사이의 신호를 비동기화시키지 않습니다. 하지만 예를 들어, 32비트 숫자를 1 Gbps 이상의 속도로 작업할 때, 최상위 비트(MSB)에 도달하는 캐리 비트의 지연은 인접한 덧셈기 사이의 캐리 전파 지연보다 32배 더 클 것입니다.

이것은 덧셈기 전체에서 데이터를 비동기화시킬 수 있는 매우 중요한 지연입니다. 더 높은 자릿수의 덧셈기에 데이터 입력에 대한 지연을 보상하기 위해서는, 각 덧셈기에 도달하는 입력 비트에 실제로 일부 지연을 추가해야 합니다. 더 높은 비트는 더 많은 지연을 요구할 것입니다.

이 작업을 수행하는 가장 쉬운 방법은 더 높은 자릿수의 덧셈기로 이어지는 트레이스를 미로처럼 설계하는 것입니다. 이렇게 하면 전달 지연과 캐리 비트의 누적된 왜곡을 보상할 수 있습니다. 더 높은 자릿수는 더 큰 지연을 요구하지만, 덧셈기에 입력되는 비트 쌍은 여전히 동기화되어야 합니다. 이 지연을 적용하는 가장 쉬운 방법은 각 덧셈기로 이어지는 트레이스 쌍을 미로처럼 설계하는 것입니다. 미로 설계를 적용할 때 각 덧셈기의 트레이스 쌍 사이에 약간의 여분의 공간을 확보하는 것이 중요합니다.

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이러한 연속 비트의 도착을 지연시키는 문제는 덧셈기에만 적용되는 것이 아닙니다. 한 비트의 처리 결과가 다음 비트 처리의 입력으로 사용되는 병렬 처리를 위한 모든 논리 회로에 실제로 적용됩니다.

병렬 처리에 사용할 수 있는 구성요소(예: FPGA)는 연속 비트 사이에 캐리 지연이 누적되는 지연 라인 구조를 가질 수 있습니다. 이러한 값은 비트당 수십 피코초에 이를 수 있습니다. 고속으로 큰 숫자를 다룰 때, 더 높은 자릿수의 비트는 LSB와 동기화되지 않을 수 있습니다. 낮은 비트 오류율을 요구하는 특정 표준에 따라 설계하는 경우, 입력 신호 라인의 지연을 보상하는 것은 비트 오류를 방지하기 위한 간단한 해결책입니다.

다음 고속 디지털 시스템에서 데이터 무결성을 어떻게 보장할 수 있을까요? PCB 내 요소 간의 지연을 보상하기 쉽게 해주는 라우팅 도구가 필요합니다. Altium Designer^®의 고급 라우팅 및 시뮬레이션 도구는 신호 무결성 문제를 피하고 비트 오류율을 낮게 유지하는 데 도움을 줄 수 있습니다.

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