Układy i komponenty dzielnika częstotliwości zegara do projektów mixed-signal

Dzielenie częstotliwości zegara pojawia się w systemach mieszanych z wielu powodów. Na przykład jeden oscylator lub źródło odniesienia zwykle musi obsługiwać kilka domen czasowych o różnej szerokości pasma, tolerancji szumu fazowego i wymaganiach dotyczących położenia zboczy. Mikrokontroler może potrzebować wejścia taktującego o niskiej częstotliwości, przetwornik ADC może wymagać czystego zegara próbkowania, a pętla regulacji może potrzebować okresowego sygnału strobującego lub odniesienia do porównania. Dzielenie zegara stosuje się w zależności od wymaganego współczynnika wypełnienia, dodatkowego jittera, symetrii zboczy, ograniczeń routingu, a nawet od tego, ile cyfrowego szumu przełączania jest wstrzykiwane do pobliskich obwodów analogowych.

Poniższe przykłady obejmują typowe układy i wybory komponentów stosowane do realizacji dzielenia zegara. Niektóre to proste układy logiczne na poziomie płytki, inne są osadzone w logice programowalnej lub peryferiach timerów, chociaż mogłyby zostać zbudowane z elementów dyskretnych. W wielu aplikacjach wbudowanych związanych z przetwarzaniem sygnałów lub tam, gdzie do sygnałów analogowych stosowane są warunki logiczne, implementacja w logice cyfrowej ma największy sens 

Typowe układy dzielników zegara

Dzielenie przez 2 z użyciem przerzutnika D

Najczystszym układem dzielnika pozostaje stopień przełączający dzielący przez 2, zbudowany z przerzutnika D. Implementacja jest prosta i pokazana poniżej. Daje to sygnał wyjściowy o 50% współczynniku wypełnienia z deterministycznym położeniem zboczy względem wejścia, zakładając spełnienie wymagań czasowych. W projektach mixed-signal na poziomie płytki jest to bardzo dobra opcja, gdy celem jest utworzenie lokalnego zegara o połowie częstotliwości przy minimalnej głębokości logiki i przewidywalnym działaniu.

Daje to sygnał prostokątny na wyjściu, gdy zegar źródłowy jest stabilny, albo z sygnału analogowego po progowaniu (z użyciem komparatora). Układ ten jest najbardziej przydatny wtedy, gdy współczynnik podziału wynosi dokładnie 2 lub małą potęgę 2 (wymaga kaskadowania), a wyjście musi zachowywać się stabilnie. Jest powszechnie używany przed logiką sterowania serializerem, lokalnymi automatami stanów lub interfejsami cyfrowymi, gdzie wystarczające jest odniesienie o połowie częstotliwości. Należy pamiętać, że kaskadowanie do potęg 2 powoduje narastanie opóźnienia propagacji, co przy wysokich częstotliwościach zegara może wpływać na skos względem innych sygnałów.

Typowe elementy, których można użyć, to:

• 74HC74
• 74LVC1G74
• Wewnętrzne zasoby przerzutników w CPLD, FPGA lub układach logicznych mixed-signal

Proste dzielenie zegara można zrealizować za pomocą DFF. Kaskadowanie umożliwia dzielenie przez potęgi 2.

Dzielenie całkowitoliczbowe oparte na liczniku

Gdy wymagany współczynnik podziału jest większy niż 2, standardową implementacją jest licznik synchroniczny, z którego albo bezpośrednio używa się bitu wyjściowego, albo zdekodowanego stanu końcowego do resetowania licznika. Bit wyjściowy licznika binarnego daje czysty wynik dzielenia przez 4, 8 lub 16 przy bardzo niewielkiej dodatkowej liczbie elementów. Współczynnik niebędący potęgą 2, taki jak dzielenie przez 3, 5 lub 10, zwykle wymaga dekodowania stanu licznika oraz rejestru wyjściowego, jeśli wynik ma zachowywać się jak prawdziwy zegar.

W projektach mixed-signal podejście oparte na liczniku jest atrakcyjne, ponieważ jest zwarte i łatwe do zaimplementowania w logice, urządzeniach programowalnych oraz niektórych peryferiach timerów. Słabość pojawia się wtedy, gdy zdekodowany impuls jest traktowany jak rozprowadzany zegar. Wyjścia stanu końcowego są wąskimi impulsami, chyba że dodatkowa logika odtworzy sygnał prostokątny na wyjściu. To rozróżnienie ma znaczenie, gdy podzielony sygnał zasila przetworniki, zegary interfejsów lub cokolwiek wrażliwego na współczynnik wypełnienia.

Dzielenie zegara oparte na liczniku z komparatorem.

Zegar dzielony przez 10 dla interfejsu niskiej prędkości jest typowym przykładem. Sam licznik dekadowy może wygenerować poprawny współczynnik, ale format wyjścia decyduje o tym, czy wynik będzie użyteczny. Dla okresowego sygnału strobującego impuls stanu końcowego może być wystarczający. Dla urządzenia podrzędnego oczekującego prostokątnego wejścia taktującego należy dodać rejestr wyjściowy lub stopień przełączający i zweryfikować uzyskany współczynnik wypełnienia.

Dzielnik o nieparzystym współczynniku z korekcją współczynnika wypełnienia

Nieparzyste podziały to miejsce, w którym proste projekty zaczynają się komplikować. Wyjście dzielenia przez 3 pobrane bezpośrednio z dekodowania licznika często ma niski współczynnik wypełnienia. Jeśli urządzenie podrzędne oczekuje czegoś bliższego 50%, można zastosować inną metodę:

• Użyć małej synchronicznej maszyny stanów, która przełącza wyjście po naprzemiennych odstępach zliczania
• Wykorzystać zarówno zbocza narastające, jak i opadające zegara źródłowego do zbudowania skorygowanego przebiegu
• Pracować z wyższą wewnętrzną częstotliwością zegara, a następnie ponownie zsynchronizować wyjście za pomocą licznika lub rejestru

Praktyczna implementacja dzielenia przez 3 może zliczać trzy zbocza wejściowe i używać drugiego rejestru do odtworzenia przebiegu, który jest w stanie wysokim przez 1,5 cyklu i w stanie niskim przez 1,5 cyklu. Jest to powszechne w logice generowania zegara ASIC/FPGA, ale mniej typowe w prostej logice na poziomie płytki, ponieważ zwiększa złożoność czasową.

Ułamkowy dzielnik wyjściowy PLL

Pętla synchronizacji fazowej (PLL) może działać jako dzielnik nawet wtedy, gdy wyjście pozostaje zgodne fazowo z wejściem. Jest to jedna z najbardziej użytecznych metod, gdy podzielony zegar musi mieć kontrolowaną fazę i niski skos względem źródła. PLL może dzielić przy zachowaniu zdefiniowanej relacji do sygnału odniesienia, a wiele urządzeń umożliwia jednoczesne mnożenie i dzielenie, dzięki czemu z jednego źródła można generować kilka powiązanych częstotliwości.

Ta klasa rozwiązań znajduje zastosowanie w projektach, w których jakość zegara jest najważniejsza. Jest bardziej złożona niż prosty dzielnik logiczny, ale korzyści to kontrolowany współczynnik wypełnienia, mniejszy skos na wielu wyjściach oraz lepsza integracja z routingiem drzewa zegarowego. Ogranicza też pokusę budowania wrażliwej analogowo ścieżki czasowej z doraźnej logiki licznikowej umieszczonej obok zaszumionych obszarów przełączania cyfrowego.

Blok taktowania MCU lub FPGA jako dzielnik

W wielu systemach dzielnik zegara jest po prostu peryferium timera. W aplikacji wbudowanej na MCU można wygenerować dowolny zegar bez ręcznego konfigurowania układów dzielników z przerzutników. W FPGA właściwym miejscem do dzielenia zegarów są zwykle dedykowane zasoby taktowania, a nie logika ogólnego przeznaczenia, chociaż można to zrobić za pomocą przerzutników jako części przepływu procesu lub algorytmu, zamiast korzystać z wbudowanych zasobów taktowania układu.

Daje to sygnał prostokątny wyprowadzony z głównego zegara systemowego. Jest to wygodne, ale nie zawsze jest równoważne dedykowanemu drzewu zegarowemu o niskim skosie. Zwykle sprawdza się to w przypadku wolnych peryferiów, generacji PWM lub zewnętrznych sygnałów czasowych. To właściwy wybór wtedy, gdy podzielony wynik ma zachowywać się jak prawdziwy zegar wewnątrz logiki programowalnej, a nie tylko jak wolniejszy impuls zezwolenia.

Zasoby GreenPAK do dzielenia zegara

Układy Renesas GreenPAK wypełniają lukę między logiką o stałej funkcjonalności a większymi platformami programowalnymi, integrując oscylatory, makrokomórki CNT/DLY, przerzutniki D i LUT wraz z programowalnym interfejsem analogowym. Dzięki temu te procesory mixed-signal są w pełni programowalne i rekonfigurowalne w locie, z zastosowaniami w lokalnych funkcjach sterowania, takich jak czas rozruchu, eliminacja drgań styków i kwalifikacja impulsów.

SLG46537V to jeden z przykładów z portfolio produktów GreenPAK, który umożliwia realizację dzielenia zegara wraz z szeregiem standardowych funkcji logiki i przetwarzania analogowego. Poniższy diagram blokowy pokazuje dostępne funkcje analogowe wraz z komparatorami do przetwarzania sygnałów analogowych oraz wewnętrzne makrokomórki do stosowania warunków logicznych do przekształconych wejść analogowych.

Diagram blokowy SLG46537V

Narzędzia deweloperskie Renesas GreenPAK dają projektantom możliwość tworzenia w pełni niestandardowych cyfrowych, analogowych lub mixed-signal układów scalonych. Te programowalne procesory mixed-signal umożliwiają konsolidację funkcji spotykanych w układach zarządzania zegarem i sygnałami, co pozwala tworzyć mniejsze i bardziej efektywne systemy. Aby dowiedzieć się więcej, zapoznaj się z komponentami GreenPAK i przykładami referencyjnymi.

• Dowiedz się więcej o komponentach GreenPAK
• Zobacz rozwiązania GreenPAK z podwójnym zasilaniem

Niezależnie od tego, czy potrzebujesz budować niezawodną energoelektronikę, czy zaawansowane systemy cyfrowe, wykorzystaj kompletny zestaw funkcji projektowania PCB i światowej klasy narzędzia CAD oferowane przez Altium do realizacji swoich rozwiązań GreenPAK. Altium zapewnia wiodącą na świecie platformę do rozwoju produktów elektronicznych, wyposażoną w najlepsze w branży narzędzia do projektowania PCB oraz funkcje współpracy międzydyscyplinarnej dla zaawansowanych zespołów projektowych. Skontaktuj się z ekspertem Altium już dziś!