안티패드 직경, 크로스토크, 그리고 IBM의 IPC APEX EXPO 2021 결과

요즘 여러분은 IBM을 PCB 산업의 주요 세력으로 생각하지 않을 것입니다. IBM은 클라우드로 큰 진출을 하였고 전자 산업으로부터 많은 관심을 받지 못했습니다. 그러나 메인프레임, 서버, 왓슨, AI 기능으로 알려진 이 회사는 IPC APEX 2021에서 발표한 최근 결과로 고속 설계 커뮤니티에서 파장을 일으키고 있습니다.

IBM 연구원 세 명으로 구성된 팀이 발표한 논문은 백드릴링 PTH 비아를 사용한 고밀도 설계에서 계층 간 크로스토크를 줄이는 방법을 살펴봅니다. 이 논문은 백드릴링 PTH 비아 설계의 두 가지 측면을 검토하는데, 이는 직관적으로 크로스토크 감소와 연결되지 않을 수 있습니다. 그러나 고밀도 설계에서 고속 인터커넥트 사이의 매우 낮은 간격을 가진 경우, 크로스토크를 포함한 신호 무결성 문제를 줄이기 위해 거의 모든 곳을 살펴봐야 합니다.

앤티패드와 신호 무결성에 미치는 영향을 살펴볼 때 그들의 결과는 매우 흥미롭습니다. 이를 염두에 두고, 이러한 흥미로운 결과를 살펴보고 앞으로 여러분의 설계 관행에 어떤 영향을 미칠 수 있는지 탐구해 봅시다.

계층 간 크로스토크란 무엇인가요?

IBM의 논문 내용에 들어가기 전에, 고속 PCB에서의 층간 크로스토크를 정의하는 것이 중요합니다. 고속 PCB의 두 층 사이에서 왜 크로스토크가 발생할까요? 우리는 보통 고속 PCB에서 층간 크로스토크를 방지하기 위해 신호 층 사이에 접지면을 배치하지 않나요? 신호 층 사이에 접지면을 배치하는 것이 격리를 제공한다는 것은 사실이지만, 가능한 모든 신호 층 쌍 사이에 접지면을 배치하는 것은 때때로 어렵습니다. 고속 신호의 밀집 라우팅을 지원해야 하는 고층 수 설계에서는 항상 모든 신호 층 사이에 접지면을 배치할 수 있는 여유가 없습니다.

층간 크로스토크가 등장합니다. 인접한 층에 트레이스가 배치될 때, 도체 간의 결합으로 인해 트레이스 사이에 크로스토크가 발생할 가능성이 있습니다. 이는 인접한 층에 있는 제어 임피던스 광대역 결합 트레이스 간의 크로스토크도 포함합니다. 제어 임피던스 트레이스와 관련된 일반적인 권장 사항은 그것들을 직교로 라우팅하는 것인데, 이는 유도성 크로스토크를 제거할 수 있지만, 라우팅의 해결 가능성 측면에서 항상 실용적이지는 않습니다.

광대역-엣지 결합

개인적으로 저는 스트립라인에서 직교 라우팅을 피하고 옆으로 분리(엣지 커플링)하거나 다른 레이어에서 분리하는 것을 선호합니다. 매우 높은 밀도의 설계에서 인접한 레이어에 스트립라인을 사용해야 하는 경우, 트레이스 사이에는 넓은 면이나 넓은 면-엣지 커플링이 발생합니다. 이는 단일 엔드 트레이스와 차동 쌍에서 발생하며, 고속 디지털 라우팅에서 차동 쌍을 다루게 될 것임을 유의해야 합니다.

넓은 면-엣지 커플링된 차동 쌍에서는 인접한 레이어의 쌍 사이에 특정 피치가 있어 역방향 계층간 크로스토크가 제로가 됩니다. 사실상 크로스토크 강도가 완벽하게 제로는 아니지만, 크로스토크 강도를 -60 dB 이하로 확실히 낮출 수 있습니다. 차동 쌍에서는 이것이 공격자 쌍의 필드가 피해자 쌍의 단면과 완벽하게 평행하게 되어, 패러데이 법칙에 따라 계층간 유도 차동 크로스토크가 제로가 됩니다.

미스레지스트레이션

제조 공차로 인해, 귀하의 차동 쌍 사이의 피치는 설계 값과 완벽하게 동일하지 않으며, 레이어 간에 일부 불일치가 발생합니다. 이를 미스레지스트레이션이라고 하며, 피해 쌍에서 약간의 크로스토크가 발생하게 합니다. 이러한 미스레지스트레이션은 최대 5밀(mils)에 이를 수 있는데, 이는 IBM의 연구에서 조사된 값 중 하나입니다.

Samtec의 Scott McMorrow가 차동 쌍 간의 불일치가 계층 간 크로스토크에 미치는 영향을 보여주는 훌륭한 발표를 가지고 있습니다. 그의 발표에서 중요한 결과를 아래에 소개합니다. 이는 쌍 간 피치가 전방 크로스토크에 어떻게 영향을 미치는지 잘 보여줍니다.

IBM 논문의 결과

이제 IBM의 계층 간 크로스토크에 대한 연구로 들어갈 수 있습니다. 그들은 계층 간 크로스토크를 두 가지 차원에서 조사했습니다: 레이어 미스레지스트레이션과 PTH 비아의 안티패드 직경. 자연스럽게 미스레지스트레이션 감소가 계층 간 크로스토크에 가장 큰 영향을 미칠 것으로 예상하지만, 결과적으로 안티패드 직경을 조정하는 것이 미스레지스트레이션을 줄이는 것보다 계층 간 크로스토크를 줄이는 데 더 큰 효과가 있었습니다.

논문의 모든 결과를 반복하지 않고, 중요한 신호 무결성 결과를 간략히 요약하겠습니다:

계층 간 크로스토크와 신뢰성 vs. 미스레지스트레이션

미스레지스트레이션이 5밀에서 3밀로 줄어들었을 때, 피해 라인에서의 층간 크로스토크 강도가 감소했으며, 이는 위에 나타난 McMorrow의 결과와 일치합니다. 이 결과에 대해 중요한 점은 그것이 보편적이라는 것입니다: 더 엄격한 허용 오차는 더 작은 미스레지스트레이션과 PCB 레이아웃 전반에 걸쳐 낮은 크로스토크를 초래합니다.

팀이 발견한 더 놀라운 결과는 같은 유형의 크로스토크에 대한 변화하는 안티패드 직경의 영향이었습니다.

안티패드 직경

백드릴링된 PTH 비아를 통해 층 전환을 하는 트레이스의 경우, 안티패드 직경이 연결된 인터커넥트 사이의 층간 크로스토크에도 영향을 미치는 것으로 나타났습니다. 스루홀 비아 주변의 안티패드는 이미 비아와 근처 트레이스 주변의 기생성분을 수정하여 약간의 임피던스 불일치를 생성하고 손실이 누적되는 것으로 알려져 있습니다. IBM 논문에서는 10밀 직경 PTH의 안티패드 직경을 30밀에서 28밀로 줄임으로써 층간 크로스토크의 감소도 나타났습니다. 이것은 크로스토크를 줄이는 데 도움이 될 수 있는 간단한 설계 변경의 한 예입니다만, 정확한 백드릴링이 필요한 PTH 주변의 엄격한 허용 오차에 의존하며, 모든 제조업체가 수용할 수 있는 것은 아닙니다.

요약

IBM의 논문에서 보여준 결과는 중요한 신호 무결성 문제와 소규모에서의 제조 허용 오차 간의 연결고리를 보여주기 때문에 중요합니다. 고급 설계가 계속해서 더욱 컴팩트해짐에 따라, 이러한 조사들은 제조 허용 오차가 신호 및 전력 무결성에 미치는 영향을 밝혀내는 데 도움이 될 것입니다. 층간 크로스토크는 새로 해결해야 할 문제가 아닙니다. 이중 스트립라인에서 층간 크로스토크를 줄이기 위한 좋은 검토와 몇 가지 대안적 라우팅 전략은 다음 2013년 논문에서 찾아볼 수 있습니다:

• Xiao, Kai, Jimmy Hsu, Yuan-Liang Li, Richard Kunze, Yinglei Ren, 그리고 Trung-Thu Nguyen. "Inter-layer crosstalk management in differential dual-striplines." 2013 IEEE 국제 전자기 호환성 심포지엄에서, pp. 724-729. IEEE, 2013.

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