로직 게이트에서 전파 지연 최소화: 펄스 열 동기화

아날로그 시계를 사용할 때, 일광 절약 시간제는 개인적이고 전문적인 생활에 혼란을 일으킬 수 있습니다. 일어나서 자신의 일정이 한 시간 차이가 난다는 것을 깨닫지 못할 수도 있습니다. 아무도 일광 절약 시간제의 희생자가 되었다는 것을 인정하고 싶어하지 않으며, 이런 일이 발생하면 전체 일정이 다시 동기화되어야 합니다.

시계와 전자 부품을 동기화하는 것은 고속 PCB 설계에서 매우 중요합니다. 버스 트레이스 라우팅, 고성능 DDR 메모리, 일반적으로 모든 고속 회로는 신호와 클록 펄스의 정확한 타이밍이 필요합니다. xor 게이트나 NAND 게이트와 같은 논리 게이트에서의 전파 지연은 데이터를 손상시키고 시스템 클록과 동기화되지 않게 중요한 구성 요소를 만들 수 있습니다. 또한, 설정 및 유지 시간은 클록과 신호 트레이스의 정밀한 라우팅을 요구합니다. 공급 전압이 게이트 지연이나 유사한 것으로 지체되는 경우, 어떤 집적 회로도 문제를 경험할 수 있습니다. 그러나 디지털 전자에서 전파 지연이란 무엇일까요?

설정 및 유지 시간

논리 게이트에서의 전파 지연은 일반적으로 논리 게이트의 상승 시간 또는 하강 시간을 의미합니다. 이는 논리 게이트가 입력 상태의 변화에 기반하여 출력 상태를 변경하는 데 걸리는 시간입니다. 이는 논리 게이트에 내재된 용량 때문에 발생합니다. 과거에는 클록 및 데이터 전송 속도가 느렸을 때, 전파 지연이 디지털 회로에서 주요 문제를 일으키지 않았습니다. 왜냐하면 상승 및 하강 시간이 비교적 빨랐기 때문입니다.

하지만, 현재 상황은 그렇게 편리하지 않습니다. 고속 회로는 디지털 전자기기에서의 전파 지연과 비슷한 클록 주파수를 가질 수 있습니다. 결과적으로, 시스템을 돌아다니는 데이터가 클록과 동기화되지 않을 수 있습니다. 예를 들어, 논리 게이트의 전파 지연으로 인해, 이는 귀하의 장치에 혼란을 야기할 수 있습니다. 이러한 불일치로 인해 구성 요소가 설계대로 작동하지 않을 수 있습니다. 논리 게이트 전파 지연 또는 회로 내의 다른 어떤 종류의 전파 지연도 데이터 집약적인 애플리케이션에서 데이터 손상을 일으킬 수 있습니다.

예를 들어, 다음 클록 펄스에 토글하도록 구성된 상승 에지 플립플롭을 고려해 보십시오. 클록 펄스의 상승 에지가 도착하면, 출력 상태가 토글하기 시작합니다. 그러나 출력 상태는 즉시 전환되지 않습니다. 대신, 출력 상태는 0에서 1로, 또는 그 반대로 상승하는 데 일정 시간이 걸립니다. 이는 플립플롭에서 하류로 가는 출력 펄스와 클록 펄스가 동기화되지 않을 가능성이 있다는 것을 의미합니다.

전파 지연은 오실로스코프로 측정할 수 있습니다

전파 지연 보상하기

물론, 디지털 시스템에서 클록 신호를 가속할 수는 없으며, PCB의 다른 부분에서 클록 펄스를 선택적으로 가속할 수도 없습니다. 하지만 트레이스 길이를 조정하여 장치 내 다른 신호들의 도착을 지연시킬 수는 있습니다. 작은 연장을 추가하면 펄스를 충분히 지연시켜 신호들을 다시 동기화할 수 있습니다. 클록 트레이스를 약간만 지연시키면 IC가 적절한 상태로 정착하는 데 시간을 줄 수 있고 여전히 동기를 유지할 수 있습니다.

적절한 보상을 위해서는 PCB 내 다른 구성 요소 간의 클록 스큐를 계산해야 합니다. 대부분의 경우, PCB는 다양한 구성 요소에 직접 공급되는 글로벌 클록을 사용합니다. 트레이스가 다른 구성 요소로 분기되는 방식에 따라 클록 스큐가 누적될 수 있으며, 클록과 신호 펄스를 동기화하기 위해 더 큰 설정 및 유지 시간이 필요할 수 있습니다.

신호가 다음 클록 펄스 전에 완전한 레벨에 도달할 수 있도록 충분한 시간을 주는 한 가지 방법은 PCB의 특정 지점에서 클록 트레이스를 미끄러지게 하는 것입니다. 세르펜틴 미끄러짐은 클록 펄스에 딱 맞는 지연을 줄 수 있습니다. 차동 트레이스는 함께 미끄러져야 하며 밀착 결합이 유지되어야 합니다.

장치가 번성할 수 있도록 필요한 트레이스를 제공하세요

그렇다면 어떤 트레이스를 미끄러져야 할까요? 보상은 각 네트의 트레이스에 적용되어야 합니다. 먼저, 네트 내에서 가장 긴 신호 트레이스 길이를 찾고, 나머지 트레이스를 미끄러져서 모든 트레이스에서 신호가 동기화되도록 합니다. 마지막으로, 이 네트의 구성 요소에 연결된 클록 트레이스의 길이를 조정합니다. IC가 전압을 완전히 올릴 수 있을 만큼 클록 펄스를 충분히 지연시키세요.

선 지연 및 상승/하강 시간

디지털 전자에서 선 지연과 전파 지연은 때때로 서로 바꿔 사용됩니다. 선 지연은 전파 지연과 중요한 관계를 가지며 특정 조건 하에서 신호 전송 문제를 일으킬 수 있습니다. 구체적으로, 출력 신호의 상승 또는 하강 시간을 출력 트레이스를 통한 선 지연과 비교해야 합니다. 트레이스 길이가 길면, 출력 신호는 이동하는 펄스로 움직이며 임피던스 불일치에서 반사될 수 있습니다.

특정 조건에서 신호 트레이스는 전송선으로 처리되어야 합니다. 업계의 한 경험칙은 PCB 트레이스의 단방향 선 지연이 신호 상승/하강 시간의 절반 이상일 때(빠른 에지를 기준으로 할 때) 논리 IC로부터 출력 신호 트레이스를 종단시키는 것입니다.

이는 회로 신호 트레이스가 충분히 짧다면 임피던스 불일치를 피할 수 있다는 것을 의미합니다. 트레이스가 짧을 때, 신호는 전압 레벨의 최대치까지 상승하고 출력 전압은 전체 트레이스에 걸쳐 적용됩니다. 이동하는 펄스가 아닌, 두 지점 사이의 순간적인 일정 전압으로 신호가 존재하며 신호 반사가 없습니다.

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