Como os Pads e Vias Impactam a Indutância Parasita Total do Capacitor?

Como discuti em artigos anteriores, há muitos fatores em jogo ao determinar o impacto da indutância em sistemas de distribuição de energia de alta frequência. Dois tópicos, indutância do capacitor de desacoplamento e indutância dos planos de energia, foram abordados em artigos anteriores. Este artigo focará na indutância da pegada do capacitor e na indutância do via da pegada do capacitor de volta aos planos de energia da PCB. Incluídos estão os vários tipos e tamanhos de pegadas para capacitores cerâmicos e de tântalo, e resultados de testes mostrando a indutância parasita do capacitor para diferentes capacitores são apresentados.

Contribuições Físicas para a Indutância Parasita do Capacitor

Apenas para revisar, a indutância série equivalente (ESL) é a indutância parasita do capacitor presente em cada componente devido ao fato de que seu comprimento é maior que zero. É um fator limitante importante na resposta capacitiva de capacitores de desacoplamento/bypass. Contribuições para esta indutância incluem:

• Contribuições do design físico das pegadas do capacitor
• Comprimento do via do capacitor até os planos de energia

O caminho inteiro, incluindo o caminho de retorno à terra , determina a indutância de um circuito elétrico. Esta indutância é influenciada pelo seguinte:

• Condutores mais curtos e espaçamento próximo entre condutores diminuem a indutância parasita
• A indutância de uma via de volta a uma camada de plano é uma função da distância até a via de retorno ao terra; a indutância aumenta com o diâmetro da via e aumenta com o comprimento da via

Na Figura 1, o caminho indutivo do CI até o capacitor de desacoplamento é destacado em vermelho.

A indutância efetiva do capacitor é uma função da área da seção transversal do laço formado pelo capacitor, a impressão do capacitor, e o comprimento da via até os planos de energia. O par de planos de energia entre o capacitor e o CI adiciona à indutância efetiva. O comprimento da via de energia do CI, o espaçamento entre as vias de Vdd e terra, e o comprimento do pino do pacote também contribuem para este caminho indutivo, e assim para a indutância parasita do capacitor. Nota: Pacotes de CI de alto desempenho têm um grande número de vias de Vdd e terra que formam um plano paralelo ao caminho de energia a fim de diminuir a indutância efetiva.

Impressões de Capacitor e Colocação de Via

O ESL de um capacitor é proporcional ao tamanho físico desse capacitor. Como resultado, grandes capacitores eletrolíticos ou de tântalo têm muito mais indutância parasita do que pequenos capacitores cerâmicos. Além disso, um capacitor cerâmico 0603 tem um ESL menor do que um capacitor maior 1206.

Como citado acima, dois dos contribuintes para o ESL de um dado capacitor são o tamanho e o posicionamento da pegada do capacitor. A Figura 2 é um exemplo que mostra as pegadas de capacitores para capacitores cerâmicos 1206 e 0603.

Como pode ser visto, a forma do capacitor junto com o posicionamento da via pode mudar o valor do ESL de um dado capacitor em mais de um fator de dois. Isso ocorre porque a indutância de uma via age como um indutor em série com a indutância parasita do capacitor. Portanto, as indutâncias se somam. Os valores na figura são valores medidos com capacitores conectados ao par de planos Vdd/terra mais próximo da superfície (vias mais curtas).

Nesta figura, quando montado com uma pegada típica, o capacitor 0603 tem um ESL 40% menor do que o capacitor 1206. As almofadas na figura acima também têm alguma indutância que aparece em série com a indutância parasita do capacitor, portanto, as almofadas também adicionam indutância, mesmo a um capacitor SMD. Almofadas maiores agem como indutores com área de seção transversal maior, então elas têm maior indutância parasita.

A Figura 3 mostra como a alteração da posição das vias, bem como a adição de mais vias, pode diminuir a área de indutância efetiva do capacitor. Isso ocorre porque as vias estão sendo colocadas em paralelo umas com as outras, e indutores em paralelo têm uma indutância equivalente menor. Isso também reduz substancialmente o valor de ESL em cada terminal do capacitor, oferecendo uma maneira simples de modificar a frequência de ressonância própria criada pela indutância parasita nos terminais do capacitor.

A Figura 3 mostra que há espaço suficiente entre os pads de uma footprint 1206 para colocar vias entre os pads. Com quatro vias sendo colocadas entre os pads, o ESL é reduzido em 53% em comparação com a configuração com duas vias. Isso significa que metade dos capacitores necessários pode produzir a mesma impedância efetiva de alta frequência ou mover a frequência de ressonância em série para um valor mais alto.

Exemplos para Capacitores de Alta Tensão

Aplicações de alta tensão, como entradas de 48V para conversores DC/DC, exigem um espaço maior entre os padrões de superfície e proíbem a colocação de vias entre os pads. Isso é demonstrado na Figura 4.

Nesta implementação, as vias são colocadas adjacentes à borda dos pads, de modo que o ESL é substancialmente reduzido em comparação com a configuração de duas vias.

Deve-se notar que aqueles capacitores que possuem um tamanho de caixa de um capacitor 0603 ou menor não têm espaço suficiente entre os pads para as vias, portanto, é obrigatório que sejam colocados adjacentes às bordas do pad. O design de quatro vias na Figura 4 tem cerca de 50% do ESL do design anterior de duas vias. Além disso, nesta figura, a escolha do espaçamento de 0,05 polegadas para a pegada 0603 foi feita para que pudesse ser colocada perto da borda de um BGA com pitch de 50 mils, permitindo os mesmos canais de roteamento. É importante notar que, se esse tipo de implementação for usado, é necessário ter cuidado com o design da máscara de solda para que a solda não escorra para os furos durante o processo de refluxo. Alternativamente, as vias podem ser tampadas para evitar que isso aconteça.

O padrão de via para a pegada 0402 na Figura 4 pode se ajustar ao pitch de um BGA de 1,0 mm. No entanto, deve-se notar que este tamanho de capacitor é muito mais difícil de ser montado em uma grande PCB, então geralmente não vale a pena o esforço pela pequena diminuição no ESL obtida com a pegada menor.

Em algumas instâncias, a configuração de footprint com quatro vias não é desejável devido ao custo de perfuração das vias adicionais e à dificuldade de controlar as geometrias apertadas da máscara de solda, como mencionado acima. Se uma configuração de duas vias for escolhida, como a mostrada na Figura 5, ela pode ser muito eficaz desde que as duas vias sejam colocadas nos lados dos pads em vez de nas extremidades.

A Figura 5 mostra que, enquanto as duas vias no lado produzem um ESL 200 pH maior do que o exemplo de quatro vias, ainda é substancialmente menos indutância do que quando as duas vias foram colocadas nas extremidades. No caso dos capacitores de tântalo, como mostrado na Figura 6, há duas razões para ter múltiplas vias nesses grandes footprints de capacitor—reduzir ESL e ESR.

Existem capacitores de tântalo disponíveis com um ESR tão baixo quanto 15mΩ. Com tal capacitor, um padrão de seis vias pode ter metade do ESL e metade do ESR de um footprint de duas vias.
Comprimento da Via do Capacitor até os Planos de Potência

A Tabela 1 é uma listagem de vários capacitores comumente usados. Ela mostra que o ESL de um capacitor é uma função do comprimento da via até o par de planos de potência.

Este ESL é substancialmente menor quando um capacitor está conectado ao par V1/GND comparado ao par V5/GND. Na Tabela 1, 13,5 mils é o comprimento das vias conectando a V1 e 77,5 mils é o comprimento das vias conectando a V5.

Avançando um passo adiante, testes foram realizados com capacitores idênticos com pegadas idênticas montados lado a lado. O diferencial era que os capacitores estavam conectados a diferentes pares de planos PWR/GND. Esses testes foram feitos em múltiplas configurações de camadas (todos com dielétrico fino entre os planos de energia e terra) com pelo menos dois designs diferentes de pegada. A Equação 1 mostra uma aproximação muito próxima ao ESL medido de um capacitor cerâmico 0603.

Como mostrado na Tabela 1, o valor do ESL pode dobrar quando o capacitor está conectado a um par de planos de energia e terra no lado oposto da placa. Nota: O valor do ESL medido de um capacitor Johnson 0603 foi 120 pH maior do que o do capacitor AVX. A suposição é que isso se deveu ao Johnson ter uma camada dielétrica externa um pouco mais espessa. O aumento da indutância foi observado em vários lotes de capacitores 0603 de 10 nF e 100 nF.

Resumo

As impressões de capacitores, juntamente com vias do capacitor para o plano de alimentação do PCB, adicionam uma indutância indesejada significativa a um design. Escolhas de design simples, como o número de vias usadas para montar um capacitor SMD em seus pads e encurtar o comprimento dos leads through-hole, podem contribuir bastante para limitar a indutância parasita do capacitor.

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Referência

1. Ritchey, Lee W. e Zasio, John J., "Acertar na Primeira, Um Manual Prático sobre Design de PCB e Sistema de Alta Velocidade, Volume 1."