Hướng dẫn Thiết kế và Sản xuất - Kết nối Mật độ Cao

CHƯƠNG 1

Giới thiệu về Kết nối Mật độ Cao

SỰ TIẾN HÓA CỦA NGÀNH ĐIỆN TỬ

Điện tử là một ngành công nghiệp tương đối mới, vì chỉ 65 năm trước thì transistor mới được phát minh. Ống điện tử đã được phát triển gần 100 năm trước nhưng bùng nổ trong Thế chiến II, với các ứng dụng trong liên lạc, radar, kíp nổ đạn dược (đặc biệt là kíp nổ điện tử radar-altimeter cho quả bom nguyên tử đầu tiên) và đã phát triển thành ngành công nghiệp lớn nhất thế giới. Tất cả các linh kiện điện tử đều phải được kết nối và lắp ráp để tạo thành một đơn vị hoạt động. Bao bì điện tử là công nghệ nơi chúng ta tích hợp thiết kế và sản xuất những kết nối này. Kể từ đầu những năm 1940, nền tảng cơ bản của bao bì điện tử là bảng mạch in (PCB). Cuốn cẩm nang này trình bày các phương pháp thiết kế tiên tiến và quy trình sản xuất cần thiết để thiết kế các loại PWB phức tạp nhất, đó là kết nối mật độ cao (HDI), như được minh họa trong Hình 1.

Chương này giới thiệu các xem xét cơ bản, những lợi ích chính và những trở ngại tiềm ẩn cần được tính toán khi lựa chọn phương pháp kết nối mật độ cao. Điểm nhấn chính là về kết nối và dây dẫn của các linh kiện. Trọng tâm là về mật độ và những ảnh hưởng tiềm năng mà việc lựa chọn các loại bảng HDI và các phương án thiết kế khác nhau có thể có đối với chi phí và hiệu suất của toàn bộ hệ thống điện tử.

Kể từ những năm 50, khi mạch in trở nên phổ biến hơn, mật độ và độ phức tạp của các kết nối đã tăng nhanh chóng, nhưng không nhiều như trong mười năm qua. Công nghệ mạch in truyền thống có khả năng đáp ứng hầu hết các yêu cầu ngày nay. Tuy nhiên, có một nhóm sản phẩm ngày càng tăng được gọi là "Kết nối Mật độ Cao" (viết tắt là HDI) được sử dụng để tạo ra kết nối còn dày đặc hơn, và chính những sản phẩm này là chủ đề của Cuốn cẩm nang này.

Xu hướng Kết nối

Những động lực cho kết nối mật độ cao hơn được chia thành ba nhóm; nền tảng, hiệu suất và bộ phận:

Nền tảng

Với thị trường đang phát triển nhanh chóng cho các sản phẩm như điện thoại di động, thiết bị kỹ thuật số và máy tính đeo được, tất cả đều đại diện cho những cơ hội mới. HDI làm cho điện tử trở nên nhỏ gọn và nhẹ hơn.

Hiệu suất 

Với thời gian tăng của bán dẫn giảm xuống, và nhiều hơn nữa là truyền thông RF và vi sóng, ở các tần số lên đến 80 GHz trong một số lĩnh vực viễn thông.

Bộ phận 

Công nghệ silicon đang phát triển với các transistor nhỏ hơn và thời gian tăng nhanh hơn dẫn đến thách thức là cung cấp nhiều chân kết nối hơn trong một diện tích nhỏ hơn, điều này tương đương với nhiều kết nối hơn trên mỗi đơn vị diện tích.

Tất cả những xu hướng này tạo ra nhu cầu về các kết nối dày đặc hơn, với kích thước dấu vết và khoảng cách nhỏ hơn, vias nhỏ hơn, và nhiều vias chôn giấu hơn. Mặc dù điều này không nhất thiết đi kèm với sự thay đổi trong thực hành thiết kế bảng mạch, nhưng các cấu trúc thông thường có thể đạt đến giới hạn của chúng và việc thiết kế các cấu trúc HDI đòi hỏi phải suy nghĩ lại về các chiến lược thiết kế.

HÌNH 1. Điện tử đã phát triển về mật độ từ những năm 1940, đến trạng thái hiện tại của các kết nối cực kỳ dày đặc bao gồm xếp chồng 3D và các thành phần được nhúng.

NỀN TẢNG ĐA LỚP HDI

HDI là một thị trường ứng dụng PWB lớn và đang phát triển, đến mức có ít nhất ba (3) Nền tảng HDI khác nhau tạo nên nó. Bốn nền tảng này là 1. Mô-đun Substrates & Interposers; 2. Thiết bị di động; và 3. Hiệu suất cao.

Mô-đun Substrates & Interposers

Công nghệ này được sử dụng cho các loại nền chất có thể gắn chip lật hoặc có thể gắn dây. Microvias cho phép tăng mật độ cần thiết để thoát khỏi các chip lật có mật độ cao. Các vật liệu điện mô là các loại phim được kỹ thuật mới. Một ví dụ điển hình được thấy trong Hình 2. Các mô-đun là các nền chất nhỏ có thể có IC của chúng được gắn dây, gắn chip lật hoặc gắn TAB hoặc có thể sử dụng CSP có khoảng cách chân nhỏ. Các thành phần rời thường rất nhỏ, như 0201 hoặc 01005 và thậm chí có thể được nhúng vào. Các quy tắc thiết kế thường thô hơn so với nền chất IC đơn lẻ, vì mô-đun có thể lớn hơn một gói IC đơn lẻ. 

Thiết bị di động

Thiết bị di động và các sản phẩm tiêu dùng mini hóa là tiên phong trong Công nghệ HDI. Các thiết kế dày đặc cung cấp các yếu tố hình thức nhỏ và các tính năng dày đặc bao gồm micro-BGA và dấu chân chip lật. Ứng dụng lớn nhất hiện nay là điện thoại di động. Một sản phẩm điện thoại di động điển hình (Motorola MicroTack và Apple iPhoneX) được thấy trong Hình 3.

Hiệu Suất Cao 

Công nghệ này được sử dụng cho các bảng mạch có số lớp cao với I/O cao hoặc các thành phần có khoảng cách nhỏ. Một bảng mạch với via chôn không phải lúc nào cũng cần thiết. Các microvia được sử dụng để tạo ra khu vực thoát cho các thành phần dày đặc (I/O cao, micro BGA). Điện môi được củng cố bằng lá phủ resin, prepregs và lõi được củng cố và các lớp phủ hiệu suất cao. Một ví dụ điển hình được thấy trong Hình 4. Một nền tảng thứ 4 có thể được phát triển là 'các thành phần nhúng' được thấy trong Hình 5.

HÌNH 2. Các mô-đun mật độ cao cho a. Substrates chip lật và b. Viễn thông

HÌNH 3. Độ phức tạp và mật độ ngày càng tăng đặc trưng cho các bảng mạch HDI được sử dụng trong điện thoại di động từ năm 1994 đến nay.

HÌNH 4. Một bảng mạch viễn thông đáng tin cậy cao cho bộ điều khiển mạng quang ba OC-192 (10 Gb/s). Cấu trúc sử dụng lớp phủ giảm tổn thất và có cấu trúc HDI 1+6+1.

HÌNH 5. Cách sử dụng điển hình của microvias để kết nối các tụ điện và điện trở nhúng khác nhau.

CẢI TIẾN HIỆU SUẤT

Khi cần cải thiện hiệu suất cho PWBs, HDI là người đóng góp hàng đầu. Ngoài việc làm cho PWB nhỏ hơn, nhẹ hơn và mỏng hơn, nó còn có hiệu suất điện tử vượt trội. Một số cải tiến này bao gồm:

• Giảm cấp bậc về điện trở và tụ điện phụ
• Giảm thiểu chấn song 
• Đường ray điện áp ổn định
• Loại bỏ tụ điện giảm nhiễu
• Giảm nhiễu chéo và tiếng ồn
• Giảm RFI / EMI đáng kể
• Mặt phẳng nối đất gần nhau hơn
• Cơ hội cho dung lượng phân tán (PWR/GND)
• Mặt phẳng nối đất bề mặt với vias-in-pads giảm phát thải và bức xạ

Khi các nhà máy sản xuất bán dẫn giảm kích thước của thiết bị, vật lý học cho phép thời gian tăng / giảm nhanh hơn. Điều này biểu hiện ở hiệu suất tần số cao hơn. Nhưng với thiết bị nhỏ hơn đi kèm là nhiều hơn trên một chip và tản nhiệt cao hơn. Với việc giảm điện áp nguồn để giảm thiểu sự tản nhiệt, kết quả là tăng độ nhạy của mạch với các dạng nhiễu khác nhau và mất đi sức mạnh tín hiệu. Laminates hiệu suất cao luôn là một trong những yêu cầu. Ngoài ra, quy trình cải tiến cho việc sản xuất microvias cũng cải thiện hiệu suất tần số cao. Microvias có gần 1/10 điện trở và tụ điện phụ của THs. Cấu trúc xe thử nghiệm có thể xác nhận độ tự cảm thấp hơn trong microvias, và khi kết hợp với tụ điện giảm nhiễu có độ tự cảm thấp, và vias-in-pads, cho thấy lợi ích của việc giảm nhiễu, đặc biệt là cho logic tốc độ cao.

TRUY CẬP VÀO CÁC LINH KIỆN TIÊN TIẾN (PHẦN)

Ngành công nghiệp bán dẫn là động lực chính cho ngành điện tử. Các hình học cổng nhỏ hơn và tổng số cổng lớn hơn cho phép thực hiện nhiều chức năng hơn - và nhanh hơn. Với các wafer lớn hơn, giá cả tiếp tục giảm. 

Bao bì IC, chẳng hạn như thiết bị có khoảng cách chân 0,80 và 0,65 mm, được hưởng lợi từ công nghệ PCB như HDI, nhưng việc sử dụng các thiết bị có khoảng cách chân 0,8 mm và nhỏ hơn là nơi HDI thực sự bắt đầu mang lại lợi ích. Các via mù giúp tiết kiệm không gian trên các lớp bên trong và có kích thước đất via giảm, cũng như làm cho việc via-trong-pad trở nên khả thi. Điển hình cho những thiết bị này là Bộ xử lý tín hiệu số (DSP) 953 chân, khoảng cách chân 0,65mm, được thấy trong Hình 6a hoặc DSP 498 chân được hiển thị trong Hình 6b. Các thành phần mới khác trở nên phổ biến hơn là những cái có số lượng chân rất cao, khoảng từ 600 đến 2500 chân, ngay cả với khoảng cách chân 1,00 và 0,8 mm. Mặc dù một số trong số này là các công tắc số viễn thông (Hình 6c), phần lớn là các mảng cổng có thể lập trình trường mới (FPGAs). Các sản phẩm hiện tại từ Actel, Infineon, Xilinx và Altera có các gói với 456, 564, 692, 804, 860, 996, 1020, 1164, 1296, 1303, 1417, 1508, 1696 và 1764 chân. FPGA với hơn 2000 chân đang được thiết kế!

HÌNH 6. a. Các thiết bị có khoảng cách chân nhỏ như microprocessor 953 chân - khoảng cách 0,65 mm, b. thiết bị DSP 498 chân khoảng cách 0,5mm hoặc c. bộ điều khiển 480 chân @ khoảng cách 0,4 mm, thậm chí d. 182 chân @ khoảng cách 0,25 mm đều yêu cầu microvias. e. Công tắc số 2577 chân - khoảng cách 1,0 mm giờ đây cũng cần có microvias để kết nối chúng trên một mạch in.

CƠ HỘI VỚI HDI

Lợi ích khác khi sử dụng công nghệ HDI có thể đến từ việc thiết kế dễ dàng hơn dẫn đến Thời gian ra thị trường nhanh hơn và Độ tin cậy được cải thiện.

Thời gian ra thị trường nhanh hơn

Thời gian ra thị trường nhanh hơn đến từ việc dễ dàng đặt các thành phần sử dụng vias mù hoặc via-in-pads. Các hiệu quả thiết kế khác đến từ việc giảm khoảng cách, cải thiện việc phá vỡ BGA, định tuyến boulevards (xem Chương 4), và dễ dàng autorouting sử dụng vias mù/chôn hơn là vias xuyên lỗ. Tổng thời gian thiết kế hệ thống có thể được giảm bớt do hiệu suất điện tử được cải thiện của vias mù thay vì vias TH, ít việc phải làm lại hơn do tính toàn vẹn tín hiệu và giảm tiếng ồn.

Độ tin cậy được cải thiện

Các cuộc thử nghiệm độ tin cậy rộng lớn đã được IPC-ITRI thực hiện vào cuối những năm 1990 về độ tin cậy của microvias. [1]  Các nhóm khác (như HDPUG & NASA-JPL) cũng đã xuất bản các báo cáo về độ tin cậy vượt trội của vias mù nhỏ so với vias TH. [2]  Việc hiểu 'TẠI SAO' khá đơn giản!  Tỷ lệ khía cạnh của via (AR - tỷ lệ chiều sâu so với đường kính) nhỏ hơn (<) 1:1 so với TH với một AR của >6:1 (+) có thể cao tới 20:1. Điều này là kết quả của việc sử dụng vật liệu mỏng và vật liệu TCE trục Z thấp trong HDI (xem Chương 2). Vật liệu HDI có nhiều loại và vượt qua lớp phủ đa lớp về đa dạng, do đó chúng được bao phủ bởi Tiêu chuẩn IPC IPC-4104A và không phải IPC-4101B. Nếu các vias mù được khoan và mạ đúng cách, thì chúng sẽ hoạt động với nhiều chu kỳ nhiệt độ như các TH thông thường (xem Chương 6) 

Vật liệu HDI mỏng do đó rất phù hợp cho việc truyền nhiệt và điều này cũng được đề cập trong Tiêu chuẩn Thiết kế HDI của IPC, IPC-2226.

Chi Phí Thấp

Chương 4 và 5 sẽ thảo luận chi tiết về quy trình thiết kế cải tiến cho các PWB HDI. Nếu được lên kế hoạch và thực hiện đúng cách, HDI đa lớp có thể ít tốn kém hơn so với lựa chọn bảng TH. Như được minh họa trong Hình 4, Điểm chuẩn của một bảng đa lớp TH 14 lớp có tốc độ cao, trở kháng kiểm soát so với một bảng đa lớp HDI 8 lớp. Bằng cách tận dụng triệt để Mặt Phụ của PWB, diện tích cần thiết để kết nối tất cả các linh kiện ít hơn 40%, ngoài ra còn giảm 6 lớp.

DỰ ĐOÁN HOẶC “CHI PHÍ SẼ LÀ BAO NHIÊU?” VÀ NỖI CẦN CÓ MÔ HÌNH THIẾT KẾ

Dự đoán

Khách hàng cần biết sơ đồ chồng lớp HDI, quy tắc thiết kế và GIÁ, TRƯỚC khi bắt đầu dự án hoặc thiết kế bảng mạch.

Nhà sản xuất có thể báo giá thiết kế SAU khi nó được thiết kế, nhưng không có con số cụ thể trước mắt - không ai có thể dành thời gian để mò mẫm trong bóng tối. Quan niệm rằng, “Microvias tốn kém hơn!” là do không biết cách thiết kế một bảng mạch HDI một cách đúng đắn.

Một trong những lợi ích của việc Đánh giá HDI trong 37 năm qua, là biểu đồ So sánh TH so với HDI được thấy trong Hình 7. So sánh Giá cả / Mật độ. Hai biến số chính là RCI, một đơn vị so sánh tiền tệ, được chuẩn hóa theo giá thực tế của một multilayer 8 lớp và DEN, số lượng trung bình các chân trên một bảng mạch chia cho chiều dài và chiều rộng của bảng mạch.

HÌNH 7. So sánh Giá cả / Mật độ TH so với HDI. Chỉ số Chi phí Tương đối (RCI) và dự đoán MẬT ĐỘ (chân/sq. inch) cung cấp một so sánh nhanh giữa các lớp TH (cột A) với các cấu trúc HDI tương đương (cột B – G).

Các chỉ số RCI trong ma trận là số liệu "Cơ bản" (hoặc tối thiểu) cho chi phí. Nhưng số liệu "Trần" cho một phạm vi nằm ngoài khả năng tính toán hoặc thiết lập của chúng tôi vào lúc này. Tất cả phụ thuộc vào các yếu tố khác nhau trong thiết kế. Hiệu suất sản xuất rất nhạy cảm với đường kính tối thiểu, vòng tròn khoan, khoảng cách và độ rộng dấu vết tối thiểu, độ dày của vật liệu, tổng số lỗ và mật độ của chúng. Các yếu tố chi phí khác như hoàn thiện cuối cùng, lấp đầy lỗ, và dung sai cũng sẽ ảnh hưởng đến giá cả. Tôi đã thêm một cột cho "Mật độ" (DEN). Đây là Số Lượng Kết Nối Điện Tối Đa (gọi là 'chân') trên mỗi inch vuông bề mặt (cho cả hai mặt). Các đường kẻ gạch là các PCB "Tương đương". Vì vậy, ví dụ, một bảng mạch 18-Lớp TH (thông qua lỗ-cột A) với trung bình 100 'chân' trên mỗi inch vuông có thể đã được thiết kế như một bảng mạch HDI 10-lớp (1+8+1-cột C) vì nó có thể xử lý 210 'chân' trên mỗi inch vuông (p/si). Hoặc, nó có thể đã được thiết kế như một bảng mạch HDI 6-lớp với 2+2+2 (cột E, cũng 200 p/si).

RCI không hiển thị "Tiết kiệm chi phí Tuyệt đối" trong ví dụ này. "Tiết kiệm chi phí Tương đối" là 28.1% cho bảng 10 lớp và 20.5% cho bảng 6 lớp HDI 'tương đương'. Nhưng một bảng nhỏ hơn có thể dẫn đến nhiều bảng hơn mỗi tấm và "GIÁ" sẽ thấp hơn so với các số liệu trên. Trong phạm vi từ 8L đến 18L, các bảng HDI, đặc biệt là 2+N+2 không phải là tương đương của các bảng 8L đến 18L TH, chúng đại diện cho các bảng có mật độ cao gấp 12X- 20X so với các bảng TH.

Ma trận này dựa trên FR-4. Điều này có hai hậu quả quan trọng. Thang đo RCI TH (từ 4L – 16L) đại diện cho mức giá cạnh tranh được thiết lập bởi Trung Quốc. Thang đo này bị giảm so với giá HDI. Vì vậy, giá HDI, nếu bằng hoặc thấp hơn, là rất cạnh tranh. Nếu vật liệu xây dựng KHÔNG phải là FR-4, mà là một vật liệu đắt tiền hơn, có Dk thấp hoặc Dj thấp, thì tiết kiệm từ HDI sẽ CỰC KỲ LỚN khi bạn giảm lớp!

CHƯƠNG 2

VẬT LIỆU CHO KẾT NỐI MẬT ĐỘ CAO (HDI)

Trong chương này, chúng ta sẽ thảo luận về các vật liệu được sử dụng để sản xuất mạch HDI. Có một số nguồn tài liệu tốt về chủ đề vật liệu cho PCB (như cuốn Printed Circuit Handbook do Holden & Coombs biên soạn), vì vậy chúng ta sẽ tập trung vào những vật liệu đặc biệt dành cho HDI. 

Thị trường vật liệu HDI trên toàn thế giới hiện được BPA Consulting Ltd. ước tính là 83 triệu mét vuông. Bảng phân loại của BPA Consulting về mười một (11) loại vật liệu HDI được sử dụng, theo thứ tự lượng sử dụng:

• Prepregs có thể khoan bằng laser-40.4%
• RCC-28.3%
• Prepregs thông thường-17.2%
• ABFilm-5.0%
• Epoxy-3.3%
• Khác-3.2%
• BT-1.8%
• Aramid-0.4%
• Polyimide-0.3%
• Phim khô cảm quang-0.1%
• Chất lỏng cảm quang-~0.0%

Các thành phần vật liệu chính của PCB là nhựa polymer (điện môi) có hoặc không có chất độn, cốt liệu, và lá kim loại. Một cấu trúc điển hình được hiển thị trong Hình 1. Để tạo ra một PCB, các lớp điện môi, có hoặc không có cốt liệu, được xếp chồng lên nhau giữa các lớp lá kim loại.

Phần lớn các vật liệu là epoxy, nhưng một số là BT, PPE, cyanate ester và acrylate đã được chỉnh sửa. Vật liệu mới nhất là số lượng ngày càng tăng của các prepreg có thể khoan bằng laser.

HÌNH 1. Cấu tạo của một laminate PWB [Nguồn: PC Handbook, Ấn bản thứ 7]

CHẤT CÁCH ĐIỆN VÀ CHẤT CÁCH NHIỆT

Chất nền resin chính của ngành công nghiệp này đã là epoxy resin. Epoxy đã trở thành một vật liệu chính do chi phí tương đối thấp, khả năng dính xuất sắc (cả với các lá kim loại và chính nó), và các tính chất nhiệt, cơ học và điện tốt. Khi nhu cầu về hiệu suất điện tốt hơn, khả năng chịu nhiệt độ hàn không chì (xem Bảng 1), và tuân thủ môi trường đã xuất hiện, hóa học cơ bản của epoxy đã được thay đổi đáng kể qua các năm. 

Epoxies là nhựa nhiệt rắn và sử dụng chất làm cứng và chất xúc tác để tạo điều kiện cho các phản ứng liên kết chéo dẫn đến sản phẩm cuối cùng đã được làm cứng. Epoxies cũng vốn dễ cháy, do đó, chất chống cháy được kết hợp vào nhựa để giảm đáng kể khả năng cháy. Truyền thống, chất làm cứng chính là Dicy, nhưng hiện nay các hợp chất phenolic khác nhau được sử dụng. Các hợp chất bromine truyền thống (tức là TBBA) được sử dụng làm chất chống cháy đang được thay thế bằng các hợp chất khác như những hợp chất chứa phosphorus do lo ngại về bromine xâm nhập vào môi trường khi các PCB được loại bỏ. Nhiều công ty đã chuyển sang yêu cầu "Không Halogen" trong việc dự đoán về một lệnh cấm cuối cùng hoặc vì vẻ ngoài "xanh."

BẢNG 1. Bốn đặc tính nhiệt quan trọng của một lớp phủ 'Không Chì' và STII.

HÌNH 2. Một số giá trị STII của các lớp phủ thông thường.

Các loại nhựa khác thường được sử dụng để giải quyết các nhược điểm cụ thể của hệ thống nhựa epoxy. BT-Epoxy thường được sử dụng cho gói chip hữu cơ do độ ổn định nhiệt của nó, trong khi nhựa polyimide và cyanate ester được sử dụng để có được các tính chất điện tốt hơn (Dk và Df thấp hơn) cũng như độ ổn định nhiệt được cải thiện. Đôi khi chúng sẽ được pha trộn với epoxy để giảm chi phí và cải thiện tính chất cơ học. Một tính chất nhiệt quan trọng cho việc lắp ráp không chì là STII và một số giá trị của tấm lót được thấy trong Hình 2.

Ngoài nhựa nhiệt rắn, nhựa nhiệt dẻo cũng được sử dụng bao gồm polyimide và polytetrafluoroethylene (PTFE). Khác với phiên bản nhựa nhiệt dẻo của polyimide, phiên bản nhựa nhiệt rắn là linh hoạt và được cung cấp dưới dạng phim. Nó thường được sử dụng để làm mạch linh hoạt cũng như các mạch kết hợp gọi là cứng-linh hoạt. Nó cũng đắt hơn epoxy và chỉ được sử dụng khi cần thiết.

Để hỗ trợ bạn trong việc lựa chọn tấm lót phù hợp cho HDI, Hình 3 cho thấy một lựa chọn các tấm lót từ khắp nơi trên thế giới và tính tương đương của chúng. 

HÌNH 3. Biểu đồ thay thế tấm lót cho nhiều tấm lót PCB

VẬT LIỆU CỦNG CỐ

Fiberglass Có Thể Khoan Bằng Laser và Truyền Thống

Hầu hết các vật liệu điện môi được sử dụng để chế tạo bảng mạch in đều kết hợp cốt liệu vào hệ thống nhựa. Cốt liệu thường được làm từ sợi thủy tinh dệt. Sợi thủy tinh dệt giống như bất kỳ loại vải nào khác, được tạo thành từ các sợi filament cá nhân được dệt lại với nhau trên máy dệt. Bằng cách sử dụng các filament có đường kính khác nhau và các mẫu dệt khác nhau, các loại vải thủy tinh khác nhau được tạo ra.

Sợi thủy tinh tăng cường độ bền cơ học và nhiệt cho điện môi, nhưng nó gặp phải một số vấn đề khi được sử dụng trong các cấu trúc HDI. Hình 5 cho thấy vải thủy tinh được dệt, và bảng dưới đây cho thấy các kiểu, sợi, và độ dày của những sợi đó. Khi laser được sử dụng để tạo vias, sự khác biệt về tốc độ tách vật liệu giữa sợi thủy tinh và nhựa xung quanh có thể gây ra chất lượng lỗ kém. Ngoài ra, do vải thủy tinh không đồng nhất do có những khu vực không có sợi thủy tinh, khu vực có một sợi, và các điểm giao nhau của các sợi (còn được gọi là khớp nối), việc thiết lập các tham số khoan cho tất cả các khu vực này trở nên khó khăn. Thông thường, việc khoan được thiết lập cho khu vực khó khoan nhất là khu vực khớp nối. 

Các nhà sản xuất sợi thủy tinh đã tạo ra các điện môi có thể khoan bằng laser được gọi là bằng cách trải sợi theo cả hai hướng và làm cho vải trở nên đồng đều hơn, từ đó giảm thiểu các khu vực không có sợi thủy tinh cũng như khu vực nút. Hình 4 cho thấy 12 LDP hiện có và các tính chất của chúng. Việc khoan vẫn tiêu tốn nhiều năng lượng hơn khi xuyên qua sợi thủy tinh so với nhựa, nhưng giờ đây các tham số khoan có thể được tối ưu hóa để đạt được kết quả nhất quán trên toàn bảng. 

HÌNH 4.  Bảng thông số vải cho sợi thủy tinh có thể khoan bằng laser.

RCCs

Foil Đồng Phủ Nhựa (RCC)

Các hạn chế của điện môi cốt sợi thủy tinh đã thúc đẩy các công ty tìm kiếm các giải pháp điện môi thay thế. Ngoài các vấn đề với khoan laser (chất lượng lỗ khoan kém và thời gian khoan dài), độ dày của sợi thủy tinh dệt hạn chế độ mỏng của PCB có thể đạt được. Để vượt qua những vấn đề này, foil đồng được sử dụng như một phương tiện chứa điện môi để sau đó có thể tích hợp vào PCB. Những vật liệu này được gọi là “Đồng Phủ Nhựa” hoặc RCC. Foil RCC được sản xuất bằng quy trình cuộn.

HÌNH 5.  Ảnh của vải sợi thủy tinh tiêu chuẩn và có thể khoan bằng laser

Đồng được đưa qua đầu phủ và nhựa được đặt lên mặt đã xử lý của đồng. Sau đó, nó được đưa qua lò sấy và được chữa một phần hoặc "B" staged, điều này sẽ cho phép nó chảy và lấp đầy các khu vực xung quanh mạch nội bộ và liên kết với lõi. Hệ thống nhựa thường được chỉnh sửa với một bộ hạn chế dòng chảy để ngăn chặn sự ép ra quá mức trong quá trình ép lớp.

Hầu hết các loại foil RCC được sản xuất theo cách này, nhưng còn tồn tại các loại khác. Một trong những loại này là sản phẩm hai giai đoạn (Hình 6). Sau khi lớp nhựa đầu tiên được phủ, nó được đưa qua máy phủ một lần nữa để thêm một lớp thứ hai. Trong quá trình phủ lần thứ hai, lớp đầu tiên được chữa hoàn toàn, trong khi lớp thứ hai được "B" staged. Lợi ích của quá trình này là giai đoạn đầu tiên hoạt động như một điểm dừng cứng và đảm bảo độ dày tối thiểu giữa các lớp. Nhược điểm là sản phẩm đắt hơn so với phiên bản chỉ phủ một lớp.

Với tất cả những lợi ích của lá đồng RCC, vẫn có những lo ngại về việc thiếu củng cố về độ ổn định kích thước và kiểm soát độ dày. Một vật liệu mới đã được phát triển để giải quyết những lo ngại này. MHCG từ Mitsui Mining and Smelting kết hợp sợi thủy tinh siêu mỏng (hoặc 1015 hoặc 1027) trong quá trình phủ nhựa. Sợi thủy tinh mỏng đến mức không thể làm thành prepreg vì nó không thể đi qua một tháp xử lý như sợi thủy tinh truyền thống. Cũng có sẵn RCC polyimide / epoxy. 

Sợi thủy tinh không ảnh hưởng đáng kể đến việc khoan bằng laser, nhưng nó cung cấp độ ổn định kích thước bằng hoặc tốt hơn so với prepreg tiêu chuẩn. Các lớp điện môi mỏng đến 25 micron hiện nay có sẵn cho phép sản xuất các sản phẩm đa lớp rất mỏng. 

Chi phí là một khía cạnh khác của lá đồng RCC gây ra lo ngại. Lá đồng RCC hầu như luôn có giá cao hơn so với sự kết hợp tương đương của prepreg/vỏ đồng. Tuy nhiên, lá đồng RCC thực sự có thể dẫn đến một sản phẩm ít tốn kém hơn khi thời gian khoan bằng laser được xem xét. Khi số lượng lỗ và kích thước của khu vực tăng lên, khả năng xử lý nhanh hơn của máy khoan laser bù đắp cho chi phí cao hơn của lá đồng RCC.

HÌNH 6.  Bốn kiểu lá đồng phủ nhựa (foil) có sẵn

CÁC ĐIỆN MÔI KHÁC

Epoxy lỏng tối ưu có thể cung cấp chi phí thấp nhất trong số các chất điện mô cho HDI. Nó cũng là loại dễ áp dụng nhất trong các lớp mỏng cho dây dẫn mảnh. Nó có thể được phủ bằng in lưới, lăn dọc hoặc lăn ngang, phủ meniscus, hoặc phủ rèm. Thương hiệu Taiyo Ink là thương hiệu được sử dụng nhiều nhất nhưng Tamura, Tokyo Ohka Kogyo, và Asahi Denka Kogyo cũng có sản phẩm.

Polyphenyl Ethers/Polyphenylene Oxide:  M.P > 288° C là các loại thermoplastic của Polyphenyl Ethers (PPE) hoặc Polyphenylene Oxide (PPO) với điểm nóng chảy cao hơn nhiều 288°-316° C. Hỗn hợp PPO/Epoxy có Tg >180° C với nhiệt độ phân hủy cao hơn. Điểm nổi bật của chúng là hiệu suất điện xuất sắc do có hằng số điện mô và hệ số hao phí thấp hơn nhiều so với các loại thermoset như epoxy và BT với khả năng hấp thụ nước thấp. Điểm nóng chảy cao và khả năng chống hóa chất của chúng khiến quá trình desmearing trở nên quan trọng.

TÍNH CHẤT ĐIỆN

Hình 7 trình bày các hằng số điện mô (Dk) và hệ số hao phí (Dj) của các chất điện mô phổ biến, bao gồm cả những loại phù hợp cho logic tốc độ cao rất cao. Bảng 2 liệt kê các đặc tính điện khác liên quan đến hiệu suất tốc độ cao cho thiết kế HDI.

HÌNH 7.  Các đặc tính điện của các loại laminate dựa trên hằng số điện môi và hệ số tán xạ

BẢNG 2.  Các yếu tố hiệu suất điện quan trọng khác khi thiết kế mạch tốc độ cao.

KÍCH THƯỚC DẤU VẾT VÀ KHOẢNG CÁCH MỊN

Đối với logic tốc độ cao rất cao, tín hiệu di chuyển trên bề mặt của dẫn điện (Hiệu ứng Bề mặt). Lớp phủ đồng mịn cho phép chế tạo dấu vết và khoảng cách mịn với tổn thất đồng ít hơn. (Xem Hình 8)  trong Hình 9, dấu vết cực kỳ mịn có thể thực hiện được với lớp phủ đồng 5 micron và 3 micron, hoặc với quy trình mSAP.

HÌNH 8.  Xử lý lớp phủ để tăng độ bám dính có bốn hồ sơ và quan trọng cho tổn thất đồng (hiệu ứng bề mặt)

HÌNH 9.  Lớp phủ đồng mịn và mỏng có thể cho phép dấu vết và khoảng cách cực kỳ mịn (8um/8um)

Vật liệu cho Kết nối Mật độ Cao là một chủ đề nghiêm túc đối với các nhà thiết kế PCB và Kỹ sư Điện. Có nhiều nguồn tài nguyên tốt về chủ đề vật liệu cho PCB và tập trung ở đây đã là vật liệu HDI để giúp kỹ sư thiết kế bảng mạch in.

CHƯƠNG 3 

Quy trình Sản xuất HDI

FABRICATION HDI BAN ĐẦU

Mạch in kết nối mật độ cao thực sự bắt đầu vào năm 1980, khi các nhà nghiên cứu bắt đầu tìm cách giảm kích thước của vias. Người tiên phong đầu tiên không được biết đến, nhưng một số người tiên phong đầu tiên bao gồm Larry Burgess của MicroPak Laboratories (người phát triển LaserVia), Tiến sĩ Charles Bauer tại Tektronix (người đã sản xuất vias photodielectric), và Tiến sĩ Walter Schmidt tại Contraves (người đã phát triển vias ăn mòn bằng plasma).

Lần sản xuất đầu tiên của bảng mạch in xây dựng tuần tự hoặc build-up xuất hiện vào năm 1984, bắt đầu với bảng máy tính FINSTRATE được khoan bằng laser của HewlettPackard, tiếp theo là vào năm 1991 tại Nhật Bản với Surface Laminar Circuits (SLC) [2] của IBM-YASU và tại Thụy Sĩ với DYCOstrate [3] của Dyconex. Hình 1 cho thấy một trong những bảng FINSTRATE đầu tiên của Hewlett Packard, trên bìa của Tạp chí Hewlett-Packard (1983).

HP Finstrate Laser-Via

HP không có ý định phát triển microvias được khoan bằng laser. Chúng là kết quả của việc đảo ngược kỹ thuật chip máy tính micro 32-bit mới của họ. Họ gọi nó là chip “FOCUS”, một vi xử lý 32-bit được phát triển trong NMOS-III, có đặc điểm tiêu thụ dòng điện rất lớn. Một trong những bất ngờ ban đầu với vi xử lý mới này là nó không thể điều khiển được độ tự cảm của một via xuyên lỗ tiêu chuẩn có đường kính 0,3 mm trong một tấm bảng dày 1,6 mm. Nó chỉ có thể điều khiển được 20-30 nHenrys của độ tự cảm, hoặc một via mù có đường kính 0,125mm. Bất ngờ thứ hai là nó không có đủ năng lượng để điều khiển được sự mất mát bình thường của FR-4 (Dj=0.020), vì vậy polytetrafluoroethylene (PTFE) tinh khiết đã được sử dụng. Yêu cầu làm mát của IC đòi hỏi một tấm bảng lõi kim loại với các via mù rất nhỏ và một điện môi mất mát thấp. Tấm bảng kết quả được tạo ra là một công nghệ xây dựng lõi đồng có các mạch tích hợp (ICs) được nối dây trực tiếp.

HÌNH 1. Bảng mạch in microvia đầu tiên được sản xuất hàng loạt. FINSTRATE của Hewlett Packard được đưa vào sản xuất năm 1984. Đây là công nghệ xây dựng dựa trên lõi đồng, với PTFE tinh khiết làm điện môi và có mạch tích hợp (ICs) được nối dây trực tiếp. 

Ảnh IBM SLC Photo-via

Kể từ khi công nghệ SLC của IBM được giới thiệu vào năm 1991, nhiều biến thể của phương pháp sản xuất hàng loạt bảng mạch HDI đã được phát triển và áp dụng, được đánh giá dựa trên khối lượng sản xuất, công nghệ khoan bằng laser là một trong số đó. Các phương pháp khác vẫn được một số nhà sản xuất PWB sử dụng, nhưng ở quy mô nhỏ hơn nhiều.

Tuy nhiên, sẽ có sự chú trọng lớn hơn vào quy trình khoan bằng laser (sau đây gọi là laser via) vì đây là quy trình phổ biến nhất hiện nay và có vẻ như sự phổ biến của nó sẽ tăng lên trong tương lai. Cần phải hiểu rằng, việc tạo lỗ via chỉ là một phần của quá trình chế tạo bảng mạch HDI. Việc chế tạo bảng mạch HDI với lỗ microvia bao gồm nhiều quy trình không phổ biến trong chế tạo bảng mạch thông thường. 

Cơ bản về Chế tạo HDI

Hình 2 cho thấy sự phân chia của quy trình Sản xuất Tuần tự Công nghệ Xây dựng (SBU) hoặc quy trình sản xuất Kết nối Cao Độ Mật độ. Ba yếu tố cơ bản là:

• Định dạng Điện môi 
• Tạo Via 
• Phương pháp Mạ kim loại

Hình 2. Công nghệ xây dựng tuần tự (HDI) có ba đặc điểm chính: Định dạng Điện môi, Tạo Via, và Phương pháp Mạ kim loại (Nhờ sự cho phép của DuPont.)

Quy trình sản xuất cho mỗi công nghệ microvia bắt đầu với một lõi cơ bản, có thể là một bảng mạch hai mặt đơn giản mang các lớp nguồn và mặt đất, hoặc một bảng mạch đa lớp mang một số mẫu tín hiệu ngoài nguồn và mặt đất. Lõi thường có các lỗ thông mạ (PTHs). Những PTH này trở thành BVHs. Một lõi như vậy thường được gọi là lõi hoạt động.

Điện môi và Cách điện

Một cái nhìn tổng quan về điện môi và vật liệu dẫn áp dụng được sử dụng trong việc chế tạo microvia được trình bày trong tiêu chuẩn IPC-4104A. Một số điện môi này có thể được sử dụng trong cả ứng dụng đóng gói chip và PWB HDI. Các tham chiếu chéo được thực hiện đến các quy định vật liệu liên quan của IPC/JPCA-4104 cho vật liệu HDI và microvia.

Lựa chọn vật liệu cần trả lời những câu hỏi này:

• Liệu điện môi sử dụng có hóa chất tương thích với hóa chất hiện tại được sử dụng bởi vật liệu lõi cơ bản không?
• Liệu điện môi có độ bám dính đồng phủ chấp nhận được không? (Nhiều nhà sản xuất thiết bị gốc [OEM] muốn >6 lb./in. [1.08 kgm/ cm] cho mỗi 1 oz. [35.6 µm] đồng.)
• Liệu điện môi có cung cấp khoảng cách điện môi đủ và đáng tin cậy giữa các lớp kim loại không?
• Liệu nó có đáp ứng được nhu cầu về nhiệt không?
• Liệu điện môi có cung cấp một giá trị Tg “cao” mong muốn cho việc kết nối dây và sửa chữa không?
• Liệu nó có thể chịu được sốc nhiệt với nhiều lớp SBU (tức là, lơ lửng hàn, chu kỳ nhiệt tăng tốc, nhiều lần tái hàn)?
• Liệu nó có microvias có thể phủ được, đáng tin cậy (nghĩa là, liệu nó có đủ tính linh hoạt để đảm bảo phủ tốt đến đáy của via)?
• Việc lựa chọn vật liệu cần trả lời những câu hỏi này:
• Liệu điện môi sử dụng hóa chất tương thích với hóa chất hiện tại được sử dụng bởi vật liệu nền cốt lõi không?
• Liệu điện môi có độ bám dính đồng phủ chấp nhận được không? (Nhiều nhà sản xuất thiết bị gốc [OEM] muốn >6 lb./in. [1.08 kgm/ cm] cho mỗi 1 oz. [35.6 µm] đồng.)
• Liệu điện môi có cung cấp khoảng cách điện môi đủ và đáng tin cậy giữa các lớp kim loại không?
• Liệu nó có đáp ứng được nhu cầu về nhiệt không?
• Liệu chất điện môi có cung cấp một giá trị Tg "cao" mong muốn cho việc kết nối dây và sửa chữa không?
• Liệu nó có thể chịu được sốc nhiệt với nhiều lớp SBU (tức là, lơ lửng hàn, chu kỳ nhiệt độ tăng tốc, nhiều lần tái hàn)?
• Liệu nó có microvias có thể mạ, đáng tin cậy (nghĩa là, liệu nó có đủ dư địa để đảm bảo việc mạ tốt đến đáy của via)?

Có chín loại vật liệu điện môi khác nhau được sử dụng trong các nền HDI. Các bảng IPC như IPC-4101B và IPC-4104A đề cập đến nhiều loại này, nhưng nhiều loại chưa được quy định bởi các tiêu chuẩn IPC. Các vật liệu bao gồm: Có chín loại vật liệu điện môi khác nhau được sử dụng trong các nền HDI. Các bảng IPC như IPC-4101B và IPC-4104A đề cập đến nhiều loại này, nhưng nhiều loại chưa được quy định bởi các tiêu chuẩn IPC. Các vật liệu bao gồm:

• Chất điện môi lỏng nhạy cảm với ánh sáng
• Chất điện môi dạng phim khô nhạy cảm với ánh sáng
•  Phim linh hoạt Polyimide
• Phim khô được hóa nhiệt
• Chất điện môi lỏng được hóa nhiệt
• Foil Đồng phủ nhựa (RCC), hai lớp và được củng cố
• Lõi và Prepregs FR-4 thông thường
• Prepregs ‘spread-glass’ mới có thể khoan bằng laser (LD)
• Thermoplastics

Hình thành Via Kết nối

Phần này thảo luận về các quy trình sử dụng các kỹ thuật tạo lỗ khoan vias khác nhau. Việc khoan lỗ vias xuyên qua có thể thực hiện được dưới 0,20 mm (0,008 in.), nhưng chi phí và tính khả thi làm giảm sự lựa chọn này. Dưới 0,20 mm (0,008 in.), việc sử dụng laser và các quy trình tạo vias khác có chi phí hiệu quả hơn. Có nhiều phương pháp khác nhau để hình thành các IVHs được sử dụng trong quy trình HDI. Khoan bằng laser là phương pháp nổi bật nhất.  Những phương pháp tạo vias khác nhau này có một số hạn chế về kích thước tối thiểu của vias mà chúng có thể tạo ra, cũng như có sự khác biệt đáng kể về tốc độ tạo vias.  

Khoan Máy

Kỹ thuật cổ nhất để tạo vias mù và vias chôn là khoan máy và lắp ghép tuần tự, như được thấy trong Hình 3a và 3b.  Tiến bộ đã được thực hiện trong cả việc sản xuất mũi khoan nhỏ và khoan máy tốc độ cao để cho phép kỹ thuật này được sử dụng trong một số trường hợp.

HÌNH 3. Khoan các vias nhỏ bằng cách kiểm soát độ sâu, Hình 3a, hoặc lắp ghép tuần tự, Hình 3b, là cách HDI bắt đầu được sản xuất hàng loạt.

HÌNH 4. Việc tạo vias mù trên tấm PWB thường được thực hiện bằng công nghệ laser  nhưng các quy trình via hàng loạt như khắc hóa học, plasma hoặc điện mô hóa ảnh cũng đã được sử dụng.

Công Nghệ Via Laser

Quy trình via laser là quy trình tạo lỗ microvia phổ biến nhất. Nhưng đây không phải là quy trình tạo via nhanh nhất.  Khắc hóa học các vias nhỏ là nhanh nhất, với tốc độ ước tính từ 8,000 đến 12,000 vias mỗi giây. Điều này cũng đúng với hình thành via bằng plasma và hình thành photovia (Hình 4). Đây đều là các quy trình tạo via hàng loạt. Khoan laser là một trong những kỹ thuật tạo microvia cũ nhất. [1] Các bước sóng của năng lượng laser nằm trong vùng hồng ngoại và tia cực tím. Khoan laser yêu cầu lập trình kích thước và năng lượng của chùm tia. Chùm tia có fluence cao có thể cắt kim loại và thủy tinh, trong khi chùm tia có fluence thấp loại bỏ sạch các chất hữu cơ nhưng không làm hại kim loại. Kích thước điểm chùm tia nhỏ đến khoảng 20 microns (<1 mil) được sử dụng cho chùm tia có fluence cao và khoảng 100 microns (4 mil) đến 350 microns (14 mil) cho chùm tia có fluence thấp. [2] [3]

Hầu hết các quy trình laser sử dụng laser CO2 hoặc UV vì chúng là loại laser dễ tìm và kinh tế nhất. Khi sử dụng laser CO2 để tạo vias trên lớp phủ epoxy, đồng phải được loại bỏ ở phía trên khu vực cần được khắc (Xem Hình 5). Laser CO2 chủ yếu được sử dụng cho các lớp phủ không được hỗ trợ bởi thủy tinh. Điều này bao gồm các lớp phủ không được hỗ trợ như polyimide linh hoạt và lá đồng phủ nhựa (RCC^®) cũng như các lớp phủ được củng cố bằng các vật liệu thay thế như sợi aramid. Các laser CO2 TEA (Transversely Excited Atmospheric) được chỉnh sửa đặc biệt được tạo ra để khắc qua sợi thủy tinh sử dụng bước sóng 9,000 nm và công suất đỉnh cao hơn.

Tuy nhiên, có nhiều biến thể. Với mục đích khoan lỗ microvia, có năm hệ thống laser: UV/ Eximer, UV/Yag laser, laser CO2, Yag/ CO2, và kết hợp CO2/ TCO2. Cũng có nhiều vật liệu điện mô: RCC, chỉ có nhựa (phim khô hoặc nhựa lỏng), và prepreg được củng cố. Do đó, số cách tạo lỗ microvia bằng hệ thống laser được thúc đẩy bởi sự hoán vị của năm hệ thống laser và các vật liệu điện mô này, như được thấy trong Hình 5.

Các laser công suất cao (ví dụ: Tia cực tím-UV) có thể loại bỏ kính và đồng và do đó có thể được sử dụng với các lớp cách điện thông thường, nhưng thường chậm hơn khi đi qua đồng và sợi kính. Có một số yếu tố cần xem xét trong quá trình xử lý vi bằng laser: độ chính xác vị trí của các lỗ khoan bằng laser (lỗ microvia), đường kính lỗ không đồng đều, và sự thay đổi kích thước của tấm sau khi chữa lành điện môi, sự thay đổi kích thước của tấm do biến đổi nhiệt độ và độ ẩm, độ chính xác căn chỉnh của máy phơi sáng, tính không ổn định của tác phẩm nghệ thuật âm bản, và vân vân. Những điều này cần được theo dõi cẩn thận và là quan trọng cho tất cả các quá trình lỗ microvia.

HÌNH 5. Ba quá trình chính của quá trình tách lỗ mù bằng laser; c. sử dụng UV hoặc các xử lý đặc biệt với laser CO2 để mở cửa sổ trên lá đồng; d. Khắc mở một cửa sổ trên lá đồng sau đó dùng laser cho điện môi; e. Sử dụng laser Eximer để khoan lỗ qua vật liệu sau đó mạ điện môi bằng phương pháp phun cát hoặc đồng không điện.

Phương pháp Mạ Kim Loại

Quá trình cuối cùng là mạ kim loại cho các vias. Có bốn phương pháp mạ kim loại khác nhau cho các IVH được sử dụng trong quy trình HDI. Các phương pháp bao gồm:

• Đồng không dùng điện và Điện phân truyền thống 
• Graphite dẫn điện hoặc các Polyme khác truyền thống
• Đồng không dùng điện Phương pháp Cộng và Bán cộng 
• Mực hoặc Keo dẫn điện (Hình 6f và 6g)

Laser là phương pháp phổ biến nhất để sản xuất microvia được lấp đầy bằng keo dẫn điện. Laser có khả năng loại bỏ vật liệu điện môi và dừng lại khi gặp mạch đồng, do đó chúng rất phù hợp để tạo ra các vias mù có độ sâu được kiểm soát. Hình 6 cho thấy hai quy trình microvia chính này. 

HÌNH 6. Hai quy trình phổ biến nhất ở Châu Á cho việc kim loại hóa lỗ micro-via là sử dụng polyme dẫn điện; f. Quy trình BBiT phủ một lớp keo bạc dẫn điện lên lá đồng và ép nó vào lõi hai mặt; g. Các loại keo dẫn điện khác nhau được phủ vào lỗ khoan bằng laser trong điện môi giai đoạn b và sau đó được ép cùng với lá đồng vào lõi.

CHƯƠNG 4 

Cơ bản Thiết kế cho HDI

ĐỊNH NGHĨA MẬT ĐỘ KẾT NỐI

Khi lên kế hoạch cho thiết kế HDI, có các chỉ số hiệu suất hoặc các tiêu chí cho quy trình HDI. Giống như tam giác trong Hình 1, ba chuỗi quan trọng này của Quy trình HDI là các yếu tố của mật độ kết nối. 

HÌNH 1. Các Tiêu chí Thiết kế HDI

ĐỘ PHỨC TẠP CỦA LẮP RÁP

Hai tiêu chí đánh giá độ khó trong việc lắp ráp các linh kiện gắn mặt, Mật độ Linh kiện (Cd), được đo bằng số linh kiện trên mỗi inch vuông (hoặc trên mỗi centimet vuông) và Mật độ Lắp ráp, (Ad), được đo bằng số chân linh kiện trên mỗi inch vuông hoặc trên mỗi centimet vuông.

ĐÓNG GÓI LINH KIỆN

Hai tiêu chí đánh giá độ khó trong việc lắp ráp linh kiện là Độ Phức tạp của Linh kiện, (Cc), được đo bằng số chân trung bình (I/Os) trên mỗi linh kiện. Một tiêu chí khác là khoảng cách giữa các chân linh kiện.

MẬT ĐỘ BẢNG MẠCH IN

Mật độ (hoặc độ phức tạp) của một mạch in, Wd, được đo bằng chiều dài trung bình của các đường mạch trên mỗi inch vuông của bảng mạch, bao gồm tất cả các lớp tín hiệu. Đơn vị đo là inch trên mỗi inch vuông hoặc cm trên mỗi cm vuông. Thứ hai là số lượng đường mạch trên mỗi inch tuyến tính hoặc trên mỗi cm tuyến tính.  Mật độ PWB được xác định bằng cách giả định trung bình ba nút điện tử trên mỗi mạng và chân linh kiện là một nút của mạng. Kết quả là một phương trình cho biết mật độ PWB là  lần căn bậc hai của số linh kiện trên mỗi inch vuông nhân với số chân trung bình trên mỗi linh kiện. β là 2.5 cho khu vực analog/rời rạc cao, 3.0 cho khu vực analog/kỹ thuật số và 3.5 cho khu vực kỹ thuật số/ASIC:

Mật độ PWB (Wd)  = β √ [Cd] x [Cc]

= β √ [linh kiện trên sq. in.] x [số chân trung bình trên mỗi linh kiện]

Nơi:

p = Số lượng linh kiện (phần)

l = Số lượng chân cho tất cả các linh kiện

a = Diện tích bề mặt trên cùng của bảng mạch (inch vuông)

BẢN ĐỒ CÔNG NGHỆ ĐÓNG GÓI

Hình 2 là những gì tôi gọi là Bản đồ Công nghệ Đóng gói. Bản đồ Công nghệ Đóng gói lần đầu tiên được Toshiba trình bày vào tháng 1 năm 1991. [1]. 

Một tính năng quý giá thứ hai của bản đồ là khu vực phía trên bên phải. Đây là "Khu vực Kết nối Tiên tiến". Đây là nơi cần phải có Cấu trúc HDI. Các đường nét đứt chỉ ra rào cản hoặc bức tường của HDI!  Vượt qua điều này và việc sử dụng HDI trở nên hiệu quả về chi phí. Di chuyển quá xa và nó trở thành một nhu cầu.

HÌNH 2. Rào cản dây qua lỗ (TH) như một chức năng của một lắp ráp điển hình.

Bản đồ đóng gói được tạo ra bằng cách đo kích thước lắp ráp, số lượng linh kiện và chân của các linh kiện đó. Các linh kiện bao gồm cả hai mặt của lắp ráp cũng như các ngón tay hoặc tiếp xúc cạnh. Bằng cách chia đơn giản số chân cho số phần và số phần cho diện tích lắp ráp, trục X và Y được biết. Vẽ các linh kiện trên mỗi inch vuông (hoặc linh kiện trên mỗi centimet vuông) so với số chân trung bình trên mỗi linh kiện trên một đồ thị log-log, mật độ dây PWB theo inch trên mỗi inch vuông (hoặc centimet trên mỗi centimet vuông), và Độ phức tạp lắp ráp (theo chân trên mỗi inch vuông hoặc chân trên mỗi centimet vuông) có thể được tính toán. Mật độ lắp ráp chỉ đơn giản là trục X nhân với trục Y. 

RÀO CẢN DÂY QUA LỖ

Khi sử dụng biểu đồ (Hình 2) để phân tích các bộ lắp ráp gắn bề mặt, ba khu vực chính xuất hiện trên biểu đồ đóng gói, đó là lý do tôi gọi nó là Bản đồ. Khu vực đầu tiên là các sản phẩm có hàm lượng cao các thiết bị analog và linh kiện rời rạc. Các sản phẩm điển hình là máy quay phim, máy nhắn tin và điện thoại di động (C-C’). Chúng có độ phức tạp lắp ráp cao nhất. Lên đến 300 đến 400 chân mỗi inch vuông (47 chân mỗi centimet vuông). Nhóm thứ hai là các sản phẩm có độ cao của linh kiện số và một số linh kiện rời rạc kết hợp. Máy tính xách tay, máy tính để bàn, thiết bị đo lường, thiết bị y tế và bộ định tuyến viễn thông là những ví dụ (A-A’). Nhóm cuối cùng có sự sử dụng tích hợp cao của ICs. PCMCIA, bộ nhớ flash, SiPs và các mô-đun khác là điển hình của nhóm này (B-B’). Nhóm này có mật độ dây điện PWB cao nhất, vượt quá 160 inch mỗi inch vuông (25 centimet mỗi centimet vuông). Hình vẽ mô tả lỏng lẻo ba khu vực.

Khi bạn nhìn vào Hình, các đường Độ phức tạp của Lắp ráp cắt ngang qua các đường Mật độ Dây dẫn. Ở mức độ rời rạc cao, ít dây dẫn hơn được yêu cầu cho lượng mật độ lắp ráp. Ở mức độ ASIC cao (và rời rạc thấp), nhiều dây dẫn hơn được yêu cầu để kết nối các thành phần. Điều này làm cho các chỉ số lắp ráp như số chân trên mỗi inch vuông là một chỉ báo tốt, nhưng không đủ để thay thế cho mật độ dây dẫn PWB.

QUY TRÌNH CHUNG CỦA THIẾT KẾ PCB

Quy trình thiết kế PCB sử dụng công nghệ HDI được trình bày trong Hình 3. Khi thiết kế với công nghệ HDI, bước đầu tiên - [Lập Kế Hoạch Thiết Kế] là quan trọng nhất. Hiệu quả định tuyến cho HDI phụ thuộc vào stackup, kiến trúc via, vị trí đặt linh kiện, BGA fanout và các quy tắc thiết kế, như được thấy trong Hình 4. Nhưng toàn bộ Chuỗi Giá Trị HDI phải được xem xét, bao gồm hiệu suất sản xuất, các yếu tố lắp ráp và kiểm tra trong mạch. Làm việc với nhà sản xuất và lắp ráp PWB của bạn là cần thiết cho một thiết kế thành công.

HÌNH 3. Tổng quan về quy trình thiết kế và bố trí PCB. 

TIÊU CHUẨN, HƯỚNG DẪN, QUY ĐỊNH VÀ TÀI LIỆU THAM KHẢO HDI

Khi tiếp cận thiết kế HDI, nơi để bắt đầu là với Hướng dẫn và Tiêu chuẩn của IPC. Có bốn tiêu chuẩn cụ thể áp dụng cho thiết kế HDI, như được thấy trong Hình 5.

HÌNH 4. Quy trình lập kế hoạch HDI được khuyến nghị để thêm vào quy trình thiết kế PCB chung

• IPC/JPCA-2315: Đây là bản tổng quan về HDI và cung cấp các mô hình để ước lượng mật độ thiết kế.
• IPC-2226: Thông số kỹ thuật này hướng dẫn người dùng về hình thành microvia, lựa chọn mật độ dây, lựa chọn quy tắc thiết kế, cấu trúc kết nối và đặc tính vật liệu. Mục đích là cung cấp các tiêu chuẩn cho việc thiết kế bảng mạch in sử dụng công nghệ microvia. [2]
• IPC-4104: Tiêu chuẩn này xác định các vật liệu được sử dụng cho cấu trúc kết nối mật độ cao. Thông số kỹ thuật vật liệu HDI IPC4104 chứa các tờ phụ định nghĩa nhiều loại vật liệu mỏng được sử dụng cho HDI. Các tờ phụ về đặc tính vật liệu được chia thành ba loại vật liệu chính:  Cách điện Điện môi (IN);  Dẫn điện (CD) và Dẫn điện và Cách điện (CI). 
• IPC6016: Tài liệu này bao gồm hiệu suất và tiêu chuẩn cho cấu trúc mật độ cao.

HÌNH 5. Các tiêu chuẩn và hướng dẫn của IPC

Điều gì Khác biệt trong Thiết kế HDI?

BA (3) NGUYÊN TẮC MỚI

Có ba (3) nguyên tắc mới cho thiết kế HDI-microvia  không tồn tại trong thiết kế TH:

• Microvias phải thay thế cho vias xuyên qua (TH vias), không chỉ được sử dụng "bổ sung" cho TH vias.
• Xem xét các cấu trúc lớp mới cho phép loại bỏ TH vias.
• Đặt microvias một cách sao cho chúng tạo ra các kênh và đại lộ để cải thiện việc định tuyến (xem Bảng 1)

VIỆC THAY THẾ CÁC LỖ XUYÊN (TH) BẰNG MICROVIA

Ý tưởng chính là microvias thay thế hoặc cho phép loại bỏ TH vias, từ đó cho phép cải thiện mật độ định tuyến trên các lớp bên trong lên 2X hoặc 3X, sử dụng không gian mà TH vias từng chiếm giữ. Điều này sẽ cho phép giảm bớt số lớp tín hiệu và số lớp tham chiếu cho những lớp tín hiệu đó.

Nguyên tắc này sâu sắc hơn nó xuất hiện lần đầu. Điều này là bởi vì có ba chiều về cách đặt microvias, xem Hình 6):

BẢNG 1. Nguyên tắc mới cho thiết kế HDI không được sử dụng cho các lớp đa TH

• Các blind-vias có thể được "dịch chuyển hoặc quay" theo góc X-Y hoặc góc theta để tạo thêm không gian định tuyến.
• Các blind-vias có thể được đặt trên lớp bên trong (3D) để tạo thêm không gian phá vỡ
• Khoảng cách từ tâm đến tâm có thể được thay đổi trên các lớp bên trong để cung cấp thêm không gian cho các đường dẫn.
• Nếu tất cả những điều này xảy ra trên hoặc gần Mặt Chính, thì sẽ tạo ra không gian dưới BGA ở Mặt Phụ cho các đường mạch hoặc quan trọng hơn, cho các linh kiện rời như tụ bù.

HÌNH 6. Minh họa lợi ích của việc định tuyến bằng cách sử dụng vias mù

PHƯƠNG ÁN XẾP CHỒNG LỚP

Nếu bạn nghiên cứu Nguyên tắc đầu tiên và tự hỏi, “Vias của tôi thực hiện những công việc gì?” Câu trả lời là loại via phổ biến nhất trên một PWB là các vias đến GND. “Loại via phổ biến thứ hai?”, câu trả lời rõ ràng, đó là các vias đến PWR. Do đó, việc di chuyển mặt phẳng GND thường là Lớp-2 lên bề mặt cung cấp cơ hội để loại bỏ tất cả các vias đến GND. Cùng một cách, việc di chuyển mặt phẳng PWR được sử dụng nhiều nhất lên Lớp-2 sẽ thay thế các TH bằng vias mù. Điều này mang lại bốn (4) lợi ích so với cấu trúc ‘microstrip’ thông thường, như được thấy trong Hình 7:

• Không có đường mạch mảnh nào cần phải mạ hoặc ăn mòn trên bề mặt.
• Bề mặt có thể là một lớp GND liền mạch để giảm EMI và RFI (lồng Faraday).
• Càng gần Lớp-2 (PWR) với Lớp-1 (GND) thì dung lượng tụ điện mặt phẳng càng cao và độ tự cảm mặt phẳng của PDN càng thấp.
• Năng lượng được lưu trữ trong dung lượng tụ điện mặt phẳng có thể được cung cấp cho các thành phần với độ tự cảm nối tiếp thấp nhất có thể, giúp loại bỏ hầu hết các tụ điện giảm xóc.

Hình 7 cho thấy một số cấu trúc HDI phổ biến nhất để giảm số lượng vias TH. Ba cấu trúc HDI phổ biến được hiển thị với các cấu trúc IPC-Type (I, II & III). Các vật liệu điện mô có thể có giữa Lớp-1 và Lớp-2 có thể là prepregs thông thường, prepregs có thể khoan bằng laser, RCCs, RCCs được củng cố hoặc lõi BC. Những vật liệu này được mô tả trong Chương 2 Vật liệu HDI. Nếu điện mô mỏng, thì việc sử dụng một ‘skip-via’ từ Lớp-1 đến Lớp-3 là thực tế, giúp tiết kiệm chi phí do không cần sử dụng cấu trúc IPC-Type III. Ngay cả khi không sử dụng điện mô mỏng, bất kỳ độ dày điện mô nào nhỏ hơn 0.005 inch (

HÌNH 7. Ba cấu trúc lớp bề mặt thay thế so với cấu trúc IPC-Loại I, II & III.

ĐẶT VIA MÙ ĐỂ MỞ RỘNG KHÔNG GIAN ĐƯỜNG DẪN

Một kỹ thuật thiết kế HDI hữu ích là sử dụng via mù để mở rộng không gian đường dẫn trên lớp trong. Bằng cách sử dụng via mù giữa các via xuyên qua, không gian đường dẫn trên các lớp trong hiệu quả được gấp đôi, cho phép nhiều đường dẫn hơn kết nối các chân trên các hàng trong của BGA. Như được thấy trong Hình 6, đối với BGA 1.0 mm này, chỉ có hai đường dẫn có thể thoát ra giữa các via trên bề mặt. Nhưng bên dưới các via mù, giờ đây sáu đường dẫn có thể thoát ra, tăng khả năng đường dẫn lên 30%. Với kỹ thuật này, chỉ cần một phần tư số lớp tín hiệu để kết nối một BGA phức tạp, có nhiều I/O. Các via mù được sắp xếp để tạo thành các đại lộ dưới dạng chéo, hình chữ L hoặc hình chéo. Hình dạng nào được sử dụng phụ thuộc vào việc gán chân nguồn và đất. Đó là lý do, đối với một FPGA, việc lập trình lại vị trí của chân nguồn và đất có thể rất hiệu quả.

HÌNH 8. Định nghĩa gần-via-trong-Pad và việc di chuyển ViP để tạo kênh cho đường dẫn.

HÌNH 9. Các via mù có thể được sử dụng để tạo ra các đại lộ trên các lớp bên trong, cho phép tăng 30% khả năng định tuyến ra khỏi BGA

Microvia được sử dụng cho việc phân phối BGA đã được trình bày trong Hình 9. Microvia có thể được đặt bên ngoài đất BGA (phần nhô ra), một phần trong/ngoài đất (vip một phần) hoặc hoàn toàn trong ‘pad’ (vip) - xem Hình 10. Nếu đặt via-trong-pad, thì via luôn phải được đặt ‘lệch tâm’ và không được đặt ngay tâm trung tâm của đất. Điều này nhằm giảm thiểu bất kỳ không khí bị mắc kẹt ‘hư không’ nào trong quá trình hàn. Nếu via được đặt ở trung tâm của đất BGA, và nó không được lấp đầy, khi kem hàn được áp dụng lên đất, và BGA được đặt trên đất kem, trong quá trình tái lưu, khi kem hàn tan chảy, viên BGA rơi xuống và mắc kẹt bất kỳ không khí nào có thể có ở đó, giống như ‘nút chai trong bình’. Bằng cách đặt via ‘lệch tâm’, không khí có cơ hội thoát ra khi kem hàn tan chảy và chảy vào microvia. 

HÌNH 10. các lựa chọn via mù

HÌNH 11. Cảnh 3D đẹp mắt của ‘swing-vias’ kết nối với buried-vias và lỗ xuyên

CHƯƠNG 5 

Thiết kế HDI nâng cao sử dụng Altium

ĐỊNH NGHĨA CẤU TRÚC VIA

Đặc điểm nổi bật của Kết nối Mật độ Cao (HDI) là cấu trúc via mù và via chôn.  Ngoài microvias, các vật liệu mỏng được sử dụng kết hợp với via mù vì tỷ lệ khía cạnh của chúng nhỏ hơn 1.0.  Như đã được minh họa trong Chương 2, có một số vật liệu mới được sử dụng trong HDI mà không xuất hiện trong việc xây dựng các lớp đa tầng thông thường; RCC, RRCF, điện môi dạng lỏng và dạng phim khô và spread-glass prepregs. Chương này sẽ minh họa việc sử dụng Altium Designer 19 trong việc tạo ra những cấu trúc này:

• Định nghĩa stackup HDI
  • Điện dung Phân bố
• Định nghĩa cấu trúc Microvia
  • Via mù Xếp chồng
  • Via mù Bỏ qua
  • Via mù Xếp chồng
  • Via mù Khoan cơ học
• Phá vỡ BGA
  • Kênh và Đại lộ
• Định tuyến trên Cặp Lớp HDI

HÌNH 1 Dễ dàng định nghĩa stackup trong Altium Designer.

STACKUP HDI

Altium Designer đi kèm với một số vật liệu tiêu chuẩn đã có sẵn trong thư viện của nó.  Bạn sẽ cần phải thêm những vật liệu HDI được thảo luận trong Chương 2 của Cuốn cẩm nang này.  Việc này có thể dễ dàng thực hiện bằng cách truy cập vào Quản lý Lớp Xếp chồng bằng cách chọn Công cụ>> Thư viện Vật liệu từ menu chính.  Sau đó, chúng có thể được sử dụng cho một cấu trúc xếp chồng HDI như được thấy trong Hình 1.

Dung lượng Phân bố

Một nhóm vật liệu mỏng đặc biệt là những vật liệu tạo ra dung lượng phân bố cho Mạng Lưới Phân phối Điện (PDN). Nhiều người tin rằng chỉ có một vài loại vật liệu ‘dung lượng chôn giấu’ này nhưng thực tế, danh sách này còn lớn hơn nhiều, như được thể hiện trong Bảng 1.  Điều đó là bởi vì  mọi điện môi có độ dày 0.000127 mm (0.005 in) hoặc ít hơn giữa nguồn điện và mặt đất sẽ tạo ra dung lượng phù hợp để giảm bớt bất kỳ tiếng ồn tần số cao nào trên PDN.  Tất nhiên, điện môi càng mỏng và hằng số điện môi càng cao thì hiệu ứng của nó sẽ càng lớn, như được thể hiện trong Bảng 1.  Những điện môi này là các lớp phủ đồng (CCL), phim polyimide (phim), prepregs và lá phủ hợp chất nhựa (RCF).

BẢNG 1 32 điện mô cơ bản PCB phù hợp để sử dụng như một điện mô phân phối PDN; CCL, phim polyimide, prepregs và RCF.

ĐỊNH NGHĨA CẤU TRÚC MICROVIA

Altium đã làm cho việc sử dụng microvias trở nên rất dễ dàng.  Khó khăn là chọn cấu trúc microvia (HDI) phù hợp.  Các cấu trúc khác nhau này được hiển thị trong Hình 2.  Chúng cũng được định nghĩa bởi IPC trong Tiêu chuẩn Thiết kế HDI, IPC-2226. Là Loại I đến Loại VII.  Tất cả những loại này có thể được sử dụng trong Altium Designer, như được minh họa trong Hình 3.

Màn hình trong Altium không được tỷ lệ theo kích thước, nhưng để xây dựng, Layer Stack Visualization có thể cung cấp điều đó.

BẢNG 1 32 điện mô cơ bản PCB phù hợp để sử dụng như một điện mô phân phối PDN; CCL, phim polyimide, prepregs và RCF.

HÌNH 3 Màn hình định nghĩa HDI via nơi các HDI vias được gán lớp.  Màn hình thuộc tính định nghĩa các đường kính khác nhau.

Vias Mù Xếp Lớp

Microvia xếp chồng lệch nhau trên một mặt hoặc cả hai mặt chỉ với các lỗ thông thường là cấu trúc HDI phổ biến và chi phí thấp nhất. Các cấu trúc microvia khác nhau từ Altium được hiển thị trong Hình 4, bao gồm xếp chồng lệch, bỏ qua, và chôn giấu. Microvia HDI mặc định được căn giữa, nhưng sau khi đặt có thể được di chuyển để nằm cạnh hoặc chìm vào bên trong (như được thấy trong Hình 8 & 10 của Chương 4).

HÌNH 4 Microvia xếp chồng chỉ qua một lớp tại một thời điểm.

Hình 5 cho thấy loại microvia xếp chồng kiểu trục khuỷu từ Tiêu chuẩn Thiết kế HDI IPC-2226. Khoảng cách giữa các microvia xếp chồng có thể được thay đổi từ chìm vào bên trong đến nằm cạnh hoặc hoàn toàn kiểu xương cá.

Khi sử dụng nhiều microvia xếp chồng lên nhau để kết nối các lớp bên trong, việc làm cho các microvia xoay, giống như trục khuỷu, được ưu tiên để giảm thiểu ảnh hưởng của vias trong bất kỳ biến động nhiệt nào.  Khi các vias này nở ra do nhiệt, chúng sẽ ảnh hưởng đến các vias khác xung quanh, (như được thấy trong Hình 6).  Hãy chắc chắn liên hệ với nhà sản xuất PCB của bạn để kiểm tra tính tương thích về vật liệu và quy trình nếu việc xây dựng nhiều lớp HDI được dự kiến. Hình 5 cho thấy kiểu xếp chồng vias kiểu trục khuỷu từ Tiêu chuẩn Thiết kế HDI IPC-2226.  Khoảng cách giữa các microvia xếp chồng có thể thay đổi từ lồi vào, kề cận đến kiểu xương chó đầy đủ.

HÌNH 5 Kiểu xây dựng vias xếp chồng kiểu ‘trục khuỷu’.

HÌNH 6 Nhiều lớp HDI xây dựng kết nối với một via chôn.

Bỏ qua Blind Vias

Microvia bỏ qua là đặc biệt ở chỗ nó được sử dụng để "bỏ qua" lớp kế tiếp liền kề, như được thấy trong Hình 7.  Vì microvia bỏ qua có thể là loại microvia sâu nhất, nên rất quan trọng rằng người thiết kế phải biết về khả năng của nhà sản xuất trong việc sản xuất và mạ kim loại cho loại microvia này.  Nhiều nhà sản xuất sẽ không có khả năng này, vì vậy nên kiểm tra trước khi thiết kế với loại microvia này.  Và với tất cả các loại vias mù, tỷ lệ khía cạnh có thể được giảm xuống còn 0.70:1.0 hoặc thậm chí 0.65:1.0, vì vậy pad bề mặt và pad mục tiêu sẽ lớn hơn.

HÌNH 7 Microvia bỏ qua có thể đi giữa hai điện môi  (tức là từ Lớp_1 đến Lớp_3) và được sử dụng khi không cần thêm một lớp xây dựng đầy đủ nào khác.

Vias Chồng Lên Nhau

Microvia xếp chồng sử dụng ít diện tích bảng mạch nhất nhưng lại khó sản xuất đáng kể. Điều này xuất phát từ nhu cầu phải có một bề mặt kim loại chắc chắn cho điểm đích của microvia trên cùng để kết nối. Quy trình này đòi hỏi phải lấp đầy microvia bằng vật liệu dẫn điện và phủ lên trên (VIPPO) hoặc sử dụng "phủ đồng siêu đầy" có khả năng phủ đồng chắc chắn bên trong microvia. Cấu trúc này được thấy trong Hình 8.

Hiện nay, người ta khuyến nghị không xếp chồng microvia trên một via chôn lớn hơn đã được khoan. Mối quan tâm về độ tin cậy đã xuất hiện từ thực hành này. Hãy chắc chắn liên hệ với nhà sản xuất PCB của bạn về cấu trúc này và đọc Bản Trắng IPC về "Tiêu chuẩn chấp nhận OEM Bảng Mạch In Dựa trên Hiệu suất-Kiểm tra Reflow Liên tục Chuỗi Via: Mối đe dọa Độ tin cậy Ẩn-Mặt phẳng Microvia Yếu-IPC-WP-023" của tháng 5 năm 2018.

HÌNH 8 Microvia xếp chồng đòi hỏi một bề mặt kim loại chắc chắn cho 'bệ đỡ' của microvia trên cùng. Microvia phía dưới cần phải được lấp đầy và phủ lên sau khi tạo khoảng trống bằng laser. 

Via Mù Khoan Cơ Khí

Các vias nhỏ gọi là microvias cũng có thể được khoan cơ học từ bề mặt.  Chúng thường có đường kính lớn hơn so với microvias khoan bằng laser và có thể yêu cầu các yêu cầu đặc biệt về khoảng cách giữa các lớp, vì mũi khoan có dạng hình nón, có thể lắc lư, và rất dễ vỡ.  

Điều này cũng áp dụng cho các vật liệu mạ 2 mặt mỏng, được ép nối tiếp. Điều này được thấy trong Hình 9 và có thể được sử dụng trong Altium hoặc như một Thuộc tính (không phải là microvia) hoặc với thuộc tính Backdrilling. 

HÌNH 9 Các vias mù khoan cơ học có thể được xử lý như là “Backdrilling” hoặc bằng cách không ‘đánh dấu’ vào ô microvia trong Thuộc tính.

PHÁ VỠ BGA

BGA có khoảng cách chân nhỏ được phân tán bằng cách sử dụng microvia ngay trong pad hoặc sử dụng microvia chỉ chạm vào pad SMT.  Nếu định tuyến với các đường dẫn 0.1mm hoặc 0.075mm, khoảng cách via-to-via được hiển thị trong Bảng 2.  Hình 10 cho thấy các lược đồ định tuyến phá vỡ có thể có cho các BGA có khoảng cách chân nhỏ khác nhau.   

Lưu ý trong Hình 10 rằng đối với khoảng cách chân 0.5 mm và 0.4 mm, các lỗ via không nằm ở trung tâm của các đất.  Điều này nhằm cải thiện khoảng cách giữa các đường dẫn trên các lớp bên trong tối thiểu là 0.075mm.  BGA có khoảng cách chân 0.5 mm với đất SMT 0.25 mm và pad lớp bên trong 0.22 mm được minh họa.  Khi chọn quy tắc thiết kế cho BGA có khoảng cách chân nhỏ, hãy chắc chắn liên hệ với nhà sản xuất PCB ưa thích của bạn để tìm hiểu về các hình dạng mà anh ta có thể hỗ trợ và các dung sai mà anh ta có thể giữ.

BẢNG 2 Quy tắc thiết kế cho đất BGA SMT, vias mù, chiều rộng và khoảng cách đường dẫn cho các khoảng cách chân nhỏ 0.65mm, 0.5mm và 0.4mm.

Ngoài phương pháp phân tách truyền thống theo hướng Bắc-Nam-Đông-Tây (N-S-E-W) của BGA, microvia, với kích thước nhỏ hơn nhiều, cho phép hai phương pháp mới để phân tách BGA làm tăng mật độ định tuyến và giảm số lượng lớp; Kênh và vị trí Swing-via. 

HÌNH 10, Minh họa các quy tắc thiết kế cho đất SMT BGA, vias mù, độ rộng và khoảng cách dấu vết cho bước chân mảnh 0.65mm, 0.5mm và 0.4mm.  

Kênh 

Khi tổng số tín hiệu thoát ra của BGA bắt đầu vượt quá 400 chân, việc đặt microvia, không phải ở ngoại vi để phân tách, mà là dưới dạng hàng chéo qua BGA như thấy trong Hình 10.  Những hàng này tạo thành ‘kênh’ trên các lớp bên trong và mặt xa của bảng mạch cho phép truy cập vào các tín hiệu nội bộ của BGA và do đó yêu cầu ít lớp hơn cho tổng số phân tách.

BGA trong Hình 11 là một BGA 1153 chân (34x34) với khoảng cách 1.0 mm và có 132 đường dẫn có thể có trên mỗi lớp (1 đường dẫn giữa các via) cộng thêm 20 đường dẫn trong kênh (5 đường dẫn). Điều này có nghĩa là sẽ cần 8 lớp (cộng thêm 5 lớp mặt đất) để kết nối BGA này với phần còn lại của mạch. Nếu chúng ta tạo thêm các kênh định tuyến, chúng ta có thể kết nối nhiều đường dẫn hơn trên mỗi lớp và giảm tổng số lớp. Định tuyến kênh sử dụng microvias mù để tạo ra tới 4 kênh thêm hình chữ thập, hình chữ L hoặc hình chéo trong mô hình phân phối BGA. Các kênh mới cho phép tới 48 kết nối thêm trên mỗi lớp (8x6 đường dẫn). Hai lớp định tuyến và hai lớp mặt đất có thể được loại bỏ.

Các kênh có thể có hình ‘chữ thập’, ‘hình chữ L’ hoặc ‘hình chéo’, tùy thuộc vào bố trí chân nối đất và chân nối nguồn của BGA như được hiển thị trong Hình 12.

HÌNH 11 Đặt microvias trong BGA để tạo kênh cho các tín hiệu bên trong thoát ra.

HÌNH 12 Các kênh định tuyến được tạo ra bởi microvias để làm cho việc phá vỡ BGA lớn dễ dàng hơn có thể có hình chữ thập, hình chữ L hoặc hình chéo.

Swing Break-Outs cho Boulevards 

Một via lắc thực sự là một cặp via được phân tán giữa hai pad linh kiện (Phần) để tối ưu hóa diện tích có sẵn cho việc định tuyến các dẫn điện giữa chúng.  Thay vì một via phá vỡ đơn lẻ của các dogbone hướng N-S-E-W, các microvia nhỏ hơn có không gian cho hai via phá vỡ kề nhau, như được hiển thị trong Hình 13.

Các pad microvia nhỏ hơn nhiều so với pad TH đến mức còn có không gian cho một lớp phủ mặt đất bề mặt, xuống đến khoảng cách 0.65mm (Hình 13).

HÌNH 13 Ví dụ về ‘phá vỡ lắc’ cho một BGA lớn 0.8mm bao gồm một lớp phủ mặt đất.

Để tính toán khoảng cách và góc của ‘swing-vias’, hình học đơn giản được sử dụng dựa trên 6 kích thước:

• Khoảng cách BGA
• Kích thước đất BGA SMT
• Kích thước pad microvia
• Khoảng cách tối thiểu giữa các microvia phá vỡ
• Liệu microvias có nằm trên một đường thẳng, xếp chồng lên nhau hoặc kề cận với đất BGA không (khoảng cách đến microvia)
• Nếu sử dụng microvias bỏ qua (L1-L3), microvias bình thường (L1-L2) hoặc cả hai

Chọn khoảng cách X và khoảng cách Y, hàm arcTan sẽ cung cấp khoảng cách và góc (0) cho việc đặt các microvia, như được thấy trong Hình 14.  Công thức lượng giác có sẵn từ MS Excel.

ĐỊNH TUYẾN TRÊN CÁC LỚP HDI

Để đạt được mật độ định tuyến cao hơn với HDI, nếu có thể, hãy gán các lớp định tuyến bề mặt của bạn thành một cặp lớp X-Y.  Ngoài ra, việc di chuyển mặt đất tham chiếu lên bề mặt dưới dạng GND Flood cũng có thể là thực tiễn.  Các hình học HDI nhỏ cộng với các khoảng không giữ mặt bằng nhỏ hơn so với một anti-pad khoan cơ khí trên một mặt bằng lớp trong.

HÌNH 14 Lượng giác đơn giản sẽ cho phép bạn tính toán khoảng cách và góc quay của via.

Cặp Lớp 

Mật độ cao hơn được đạt được nếu các tín hiệu ngang được kết nối với tín hiệu dọc bằng một microvia nhỏ, hoặc microvia bỏ qua hoặc via khoan nhỏ, như được thấy trong Hình 15.

HÌNH 15 Ba cấu hình chồng lớp có thể cho phép định tuyến X-Y sử dụng microvias và không phải via khoan lớn hơn làm chéo.

Đường Trở Về 

Đối với tín hiệu tốc độ cao, đường trở về của mạch là đường có độ tự cảm thấp nhất, do đó nó theo tín hiệu ra ngoài trở lại trên mặt phẳng tham chiếu.  Bản chất nhỏ gọn của HDI và khoảng cách chân nhỏ, cho phép mặt phẳng GROUND ngoài cùng được đưa lên bề mặt và sử dụng như một GND FLOOD, như thấy trong Hình 13.  Nhớ rằng, phải có GND flood liên tục cho đường trở về hoặc nhiễu sẽ được tạo ra và nếu chuyển đổi mặt phẳng trở về phải có một via có sẵn cho dòng trở về.

CHƯƠNG 6 

Yêu cầu Chất lượng và Chấp nhận HDI

Bản chất của kích thước nhỏ của microvias làm cho tiêu chí chấp nhận khó định rõ. Hầu hết các yêu cầu Chất lượng và Chấp nhận HDI vẫn do OEM định nghĩa. IPC có IPC-6016 là một phần của IPC-6012, TIÊU CHUẨN CHẤT LƯỢNG VÀ HIỆU SUẤT CHUNG (SERIES 6010). Những tiêu chuẩn này chỉ bao gồm các lớp HDI được xây dựng và không bao gồm lõi, được bao phủ bởi các tiêu chuẩn IPC riêng của họ.

IPC-6016 TIÊU CHUẨN CHẤT LƯỢNG VÀ HIỆU SUẤT CHO CẤU TRÚC KẾT NỐI MẬT ĐỘ CAO (HDI)

IPC-6016: Tài liệu này bao gồm các thông số kỹ thuật chung cho các loại nền chất lượng cao chưa được đề cập trong các tài liệu IPC khác, như IPC-6011, các thông số kỹ thuật chất lượng và hiệu suất PWB chung. Tiêu chí chấp nhận của các lớp HDI được tổ chức thành các hạng mục slash sheet bao gồm: 

1. Chip Carrier
2. Di động
3. Hiệu suất cao 
4. Môi trường khắc nghiệt 
5. Di động

Yêu cầu chấp nhận được chia thành 12 thông số kỹ thuật cụ thể sau:

• Mục 3.1: Chung
• Mục 3.2: Vật liệu
• Mục 3.3: Kiểm tra hình ảnh
• Mục 3.4: Yêu cầu về kích thước
• Mục 3.5: Định nghĩa dẫn điện
• Mục 3.6: Tính toàn vẹn cấu trúc
• Mục 3.7: Các bài kiểm tra khác
• Mục 3.8: Lớp chống hàn
• Mục 3.9: Tính chất điện
• Mục 3.10: Yêu cầu về môi trường
• Mục 3.11: Yêu cầu đặc biệt
• Mục 3.12: Sửa chữa

KIỂM SOÁT CHẤT LƯỢNG

Microvias gần như không thể kiểm tra bằng mắt thường và rất khó để cắt ngang. Điều này đòi hỏi một phương pháp gián tiếp để xác minh việc sản xuất đúng cách. Microvias đúng cách, như được thấy trong Hình 1 a-d, có thể được phân biệt với microvias bị lỗi, như được thấy trong Hình 2a-d. Việc cắt ngang các vias này dễ dàng nhất khi chúng được sử dụng trong một "phiếu kiểm tra" như chương trình PCQRR của IPC. Những phiếu này giống như được sử dụng trong IPC-9151 và tương quan với sự đo lường thống kê về điện trở chuỗi vias và các bài kiểm tra nhiệt động học tăng tốc (HATS). [1] Tiêu chí cho việc sản xuất microvia chất lượng là không quá 50 microvia bị lỗi trên mỗi triệu microvias và một độ lệch chuẩn của các phiếu đo điện trở Kelvin chuỗi daisy không quá 5%.

HÌNH 1. Ví dụ về vias mù và vias chôn được sản xuất tốt; a. Vias mù và chôn 8 lớp; b. Vias mù và chôn 6 lớp; c. Vias mù bỏ qua từ L-1 đến L-2 & L-3; d. Vias mù đúng cách được lấp đầy bằng solder-mask.

HÌNH 2. Vias mù được hình thành không đúng cách và nên bị từ chối.

CHẤT LƯỢNG KHOAN BẰNG LASER

Chất lượng khoan laser của microvias minh họa bản chất của các chế độ hỏng hóc trong microvias. Hình 3 cho thấy bảy tiêu chí chất lượng chính cho microvias khoan bằng laser, cùng với tiêu chuẩn tiêu chí chất lượng, phương pháp đo lường, kích thước mẫu và giới hạn kiểm soát.

HÌNH 3. Bảy tiêu chí chất lượng chính cho microvias khoan bằng laser.

Điều kiện của Nhà cung cấp 

Việc chọn một nhà sản xuất HDI có thể rất thách thức. Một cách để khám phá khả năng HDI của các nhà sản xuất PCB là bảng đánh giá năng lực mới IPC-9151. Bảng đa lớp tiêu chuẩn này có thể thấy trong Hình 4. Nó được cung cấp trong các cấu trúc 2, 4, 6, 10, 12, 18, 24 và 36 lớp với quy tắc thiết kế mật độ cao và thấp, 5 độ dày (cho PCB và backplanes), và trong kích thước bảng lớn 18” x 24” với các dấu vết và khoảng cách khác nhau và cấu trúc via của blind và buried. Ủy ban IPC đang lên kế hoạch cho các Bảng Đánh giá mới khác cho các vật liệu nền. 

Các vias mù là tùy chọn, nhưng cung cấp dữ liệu đáng kể về khả năng HDI của nhà sản xuất. Chi tiết, hình vẽ, và một báo cáo mẫu có sẵn trên Website IPC 9151.

HÌNH 4. Một bảng PCQR2 tiêu biểu từ Chương trình IPC

Các lựa chọn khác bao gồm việc sản xuất các bảng mạch và tiến hành kiểm tra chúng. Mặc dù phương pháp này tiện lợi, nhưng hầu hết các trường hợp đều cho kết quả không có ý nghĩa thống kê, tức là; số mẫu được đánh giá quá ít để có thể giải thích về ý nghĩa thống kê. Hiệu suất đo được có thể là kết quả của việc chọn lọc mẫu bằng tay và không chính xác về mặt thống kê trong việc bao quát một phạm vi các khả năng.

Phương tiện kiểm tra thường được sử dụng cho việc xác nhận và điều này có thể rất chính xác. Đây cũng là cách thiết lập độ tin cậy. Các phần sau sẽ thảo luận về phương tiện kiểm tra và kết quả kiểm tra độ tin cậy

Phiếu Giảm Giá Xác Nhận

Công cụ tốt nhất mà tôi biết để thực hiện điều này là nhiều phiếu giảm giá phân tích tham số và đặc tính có sẵn cho bạn. Đây là một phần của quy trình đánh giá chất lượng. Những quy trình này bao gồm đánh giá độ tin cậy, đánh giá sản phẩm cuối, đánh giá sản phẩm trong quá trình sản xuất, và đánh giá tham số quy trình. Dưới đây là năm hệ thống phiếu giảm giá, bốn hệ thống được thấy trong Hình 5: 

• Phụ lục A IPC-2221, D-Coupon
• Công nghệ Phân tích Dẫn Điện (CAT^™)
• Chất Lượng Mạch In và Độ Tin Cậy Tương Đối (PCQR2) (Hình 4)
• Giảm Nhiệt Độ Cao Cấp Nhanh chóng (HATS^™)
• Kiểm Tra Áp Lực Kết Nối IST™)

HÌNH 5. Bốn trong số năm hệ thống phiếu thử nghiệm đủ điều kiện; a. Phiếu IPC D-Coupon; b. Phiếu của CAT cho các tấm; c. Các phiếu thử nghiệm HATS khác nhau của CAT; d. Phiếu thử nghiệm căng thẳng kết nối (IST).

PHIẾU THỬ NGHIỆM ĐỘ TIN CẬY TĂNG TỐC

Ba phương pháp phiếu thường được sử dụng trong các phương tiện thử nghiệm độ tin cậy:

• Chu kỳ nhiệt độ tăng tốc (ATC)
• Shock nhiệt độ cao tăng tốc (HATS)
• Thử nghiệm căng thẳng kết nối (IST)

Thử nghiệm Chu kỳ Nhiệt

Thử nghiệm độ tin cậy tăng tốc sử dụng phiếu thử nghiệm đã có từ khi PCB ra đời. Nguyên tắc là tập trung một số lượng lớn lỗ vào một không gian nhỏ và kết nối chúng thành một chuỗi, do đó có tên là ‘daisy-chain’. Bảng thử nghiệm được mô tả trong Hình 6 là điển hình của một phương tiện thử nghiệm daisy-chain HDI. Bảng này chứa một số cấu trúc thử nghiệm khác nhau cho các tiêu chí thử nghiệm khác nhau. Phần lớn không gian được chiếm bởi các chuỗi daisy-chain HDI mù (BLOCK A, B, C, E, và F) và chuỗi daisy-chain TH (BLOCK D). Bảng 1 cho thấy một bản tóm tắt các khối thử nghiệm và tiêu chí của chúng để đủ điều kiện. Hình 7 là điển hình cho việc đủ điều kiện của các sản phẩm công nghệ cao với khối lượng lớn như máy tính xách tay và thẻ mạng.

HÌNH 6. Xe thử nghiệm độ tin cậy/đủ điều kiện HDI tiêu biểu.

Nhiều hệ thống coupon được sử dụng cho việc thử nghiệm độ tin cậy. Chúng được tích hợp vào các xe thử nghiệm, sau đó được chế tạo và chịu đựng các điều kiện và áp lực khác nhau, rồi được đánh giá về hiệu suất. IPC đã cung cấp một thế hệ mới của coupon thử nghiệm, “D-Coupons” từ Phụ lục A trong tiêu chuẩn IPC-2221. Tiêu chí thử nghiệm cho thử nghiệm điện trở 4 dây Kelvin được cung cấp trong IPC-TM-650, Phương pháp 2.6.27A. Sốc nhiệt tuân theo IPC-TM-650, Phương pháp 2.6.7.2.

Các bài thử nghiệm này được thực hiện sau khi các coupon được đưa qua lò hồi lưu chảy SMT ít nhất 6 lần sử dụng một trong hai hồ sơ hồi lưu khác nhau (230OC hoặc 260OC) mà không phát hiện ra bất kỳ điện trở cao nào hoặc mạch hở.

BẢNG 1. Tiêu chí thử nghiệm cho xe thử nghiệm HDI.

HÌNH 7. Xe thử nghiệm tiêu biểu trong ngành cho các sản phẩm máy tính và viễn thông độ tin cậy cao.

Download PDF