Tín hiệu PCB: Các yếu tố then chốt của Thiết kế PCB Tốc độ cao

• Hiểu Thách Thức
  • Độ Dài Nào là Quá Dài?
  • Khớp Trở Kháng
  • Năng Lượng Trả Về Chảy Ở Đâu?
  • Cặp Dây Đối Xứng
  • Về Vias Thì Sao?
  • Nhiễu Chéo
  • Nhảy Múa Theo Thời Gian
  • Bảng Mạch
    • Vật Liệu
    • Các Lớp
    • Các Cấu Hình Lớp Có Thể
       

Hiểu Thách Thức

Mục đích của bài viết này là giới thiệu các yếu tố chính của thiết kế tốc độ cao và sau đó thảo luận cách mỗi yếu tố đó được giải quyết trong Altium Designer. Bài viết này không cố gắng cung cấp một cuộc thảo luận hoàn chỉnh về thiết kế tốc độ cao; để làm được điều đó, có một số nhà thiết kế và kỹ sư có kinh nghiệm và học thuật cao đã viết những bài báo và sách tham khảo xuất sắc về chủ đề này. Tham khảo Tài Liệu Tham Khảo để tìm liên kết đến các tác giả này, và các bài báo được sử dụng trong quá trình nghiên cứu cho bài viết này.

Vậy điều gì khiến cho thiết kế PCB trở thành thiết kế tốc độ cao? Chắc chắn nó liên quan đến việc mọi thứ diễn ra nhanh chóng, nhưng không chỉ là về tốc độ đồng hồ được sử dụng trên bảng mạch. Một thiết kế được coi là thiết kế tốc độ cao khi nó bao gồm các thiết bị với cạnh nhanh - các thiết bị chuyển trạng thái nhanh đến mức quá trình chuyển đổi hoàn tất trước khi tín hiệu có thể di chuyển dọc theo đường dẫn và đạt đến chân mục tiêu. Trong tình huống này, tín hiệu có thể được phản xạ trở lại chân nguồn, làm suy giảm hoặc phá hủy dữ liệu tín hiệu gốc. Một tín hiệu với cạnh nhanh cũng có thể phát ra từ đường dẫn và kết hợp vào các đường dẫn liền kề, hoặc phát ra xa hơn và trở thành nhiễu điện từ (EMI), dẫn đến sản phẩm không đáp ứng được các tiêu chuẩn phát thải bắt buộc.

Khi một tín hiệu có cạnh nhanh, nó thay đổi cách mà năng lượng di chuyển qua đường dẫn. Trong một mạch mà tốc độ cạnh thay đổi chậm, bạn có thể tưởng tượng năng lượng chảy qua đường dẫn như nước chảy qua ống. Có, một số năng lượng bị mất do ma sát khi nước được đẩy qua ống, nhưng cơ bản phần lớn nó đến được đầu kia. Đối với một mạch DC hoặc mạch chuyển đổi tần số thấp, bạn có thể tính toán điện trở của đường dẫn và đảm bảo rằng lượng năng lượng bị mất trên đường không ảnh hưởng đến hiệu suất mạch.

Trong thiết kế tốc độ cao, mọi thứ không hề đơn giản bởi vì ngoài năng lượng chảy dưới dạng electron qua đường dẫn bằng đồng, trong một tín hiệu chuyển đổi nhanh, một phần năng lượng đó cũng di chuyển dưới dạng năng lượng điện từ xung quanh đường dẫn bằng đồng. Bây giờ, bạn không còn thiết kế đường dẫn bằng đồng cho electron nữa; bạn đang thiết kế một loạt các đường truyền tín hiệu được nhúng vào trong một bảng mạch in.

Độ Dài Nào Là Quá Dài?

Khi tốc độ chuyển đổi của cạnh tăng lên, năng lượng di chuyển qua một lộ trình sẽ có hành vi khác biệt. Nó không còn di chuyển như nước trong ống nữa. Thay vào đó, phần lớn năng lượng tập trung ở bề mặt rất ngoài của lộ trình (được biết đến như hiệu ứng bề mặt), với một phần năng lượng thực sự di chuyển dưới dạng bức xạ điện từ. Không di chuyển qua dẫn trực tiếp, năng lượng điện từ này di chuyển qua vật liệu xung quanh lộ trình. Giống như kéo chân qua nước, khi năng lượng di chuyển theo cách này, tín hiệu thực sự chậm lại. Bây giờ, đặc tính của vật liệu xung quanh lộ trình quyết định tốc độ di chuyển của tín hiệu và mức độ trễ của nó khi đến nơi sẽ bị ảnh hưởng như thế nào.

High-Speed PCB Design

Simple solutions to high-speed design challenges

Explore Solutions

Vậy khi nào điều này trở thành vấn đề, thời gian mà tín hiệu mất để lan truyền xuống lộ trình đến chân ghim mục tiêu? Giống như một làn sóng đập vào tường, khi tín hiệu đến chân ghim đầu vào mục tiêu, một phần năng lượng trong tín hiệu được phản xạ trở lại về phía chân ghim nguồn. Nếu năng lượng phản xạ này trở về chân ghim nguồn trong khi cạnh tín hiệu gốc vẫn đang chuyển đổi, tín hiệu gốc sẽ đủ mạnh để át đi phản xạ khi nó hoàn thành quá trình chuyển đổi và tín hiệu của bạn sẽ ổn. Nhưng nếu quá trình chuyển đổi cạnh hoàn tất trước khi năng lượng phản xạ trở về, giống như tiếng vang trong hẻm núi, năng lượng phản xạ đó sẽ tương tác với tín hiệu gốc và thay đổi nó, có thể đến mức bạn không thể xác định được điều gì thực sự đã được hét vào hẻm núi.

Để tóm tắt, khi thời gian di chuyển dọc theo chiều dài khứ hồi này bằng hoặc lâu hơn thời gian tăng của tín hiệu, tính toàn vẹn của tín hiệu đó là đáng nghi và thiết kế của bạn giờ đây là một thiết kế tốc độ cao! Chiều dài của lộ trình đó được gọi là chiều dài quan trọng - các lộ trình ngắn hơn chiều dài này không nên gặp vấn đề về tính toàn vẹn tín hiệu, trong khi các lộ trình dài hơn có thể sẽ gặp phải.

Để phân tích thiết kế của bạn, một quy tắc thông thường thường được sử dụng là quy tắc ¹/₃ thời gian tăng, quy định rằng nếu đường truyền dài hơn ¹/₃ thời gian tăng, sự phản xạ có thể xảy ra. Ví dụ, nếu chân nguồn có thời gian tăng 1 nSec, thì một đường truyền dài hơn 0.33 nSec - tương đương khoảng 2 inch trong FR4 - phải được coi là một đường truyền và do đó là một ứng cử viên cho các vấn đề về tính toàn vẹn tín hiệu.

Giả sử Hằng số Điện môi ε_R của FR4 là 4, Vận tốc của Tín hiệu trong FR4 được tính như sau:

V_p(FR4) = (299.792458 / √4) mm/ns

              =149.89 mm/ns (khoảng 6 inches/ns)

Đối với FR4, chiều dài tuyến đường mà cần xem xét hiệu ứng đường truyền có thể được tính toán như sau:

L_R ≥ T_R × 49.965 mm

Nếu T_R = 1nS

L_R ≈ 50mm (2 inch)

Nếu T_R = 100pS

L_R ≈ 5mm (0.2 inch)!! Trên một bảng mạch với các tín hiệu chuyển đổi ở tốc độ này, hầu hết các đường truyền sẽ là đường truyền tín hiệu.

Khớp các Trở kháng

Vì không thể đảm bảo tất cả các đường truyền ngắn hơn chiều dài quan trọng, làm thế nào bạn đảm bảo rằng thông tin được mã hóa trong tín hiệu của bạn được nhận chính xác, và không bị át đi bởi sự phản xạ? Bạn làm điều đó bằng cách giảm thiểu lượng năng lượng được phản xạ trở lại. Lý tưởng nhất, bạn muốn tất cả năng lượng đến tại chân đầu vào mục tiêu đi qua vào linh kiện đó và không có gì được phản xạ trở lại. Vậy bạn làm thế nào để điều đó xảy ra?

Để ngăn chặn sự phản xạ, bạn cần phải nghĩ và thiết kế lộ trình như thể nó là một đường truyền. Tại sao? Bởi vì một đường truyền có hành vi đặc biệt là khi nó được kết thúc bởi một trở kháng giống hệt trở kháng của chính nó, không có năng lượng nào được phản xạ. Bây giờ bạn có một phương pháp để xử lý những lộ trình dài hơn chiều dài quan trọng; hãy lập kế hoạch cho chúng như một đường truyền. Điều này có nghĩa là bạn phải lập kế hoạch cho chúng sao cho chúng có một trở kháng cụ thể, sau đó kết thúc chúng với trở kháng giống hệt. Trở kháng của lộ trình được xác định bởi kích thước của lộ trình (chiều rộng và chiều cao của ống), và tính chất và kích thước của các vật liệu xung quanh, có thể là không khí xung quanh hoặc các lớp điện môi. Để hoạt động như một đường truyền, lớp liền kề với lớp tín hiệu phải là một lớp mặt phẳng. Bằng cách sắp xếp cẩn thận các lớp trong chồng lớp và tính toán kích thước và tính chất, một trở kháng cụ thể có thể được đạt được cho lộ trình. Cách tiếp cận này với việc lập kế hoạch được gọi là lập kế hoạch trở kháng kiểm soát, nơi trở kháng mục tiêu được giữ ổn định, và kích thước và tính chất của vật liệu được chọn lựa và điều chỉnh để đạt được điều đó.Việc đạt được một PCB có trở kháng kiểm soát không thể chỉ thông qua việc định tuyến. Có hai phần trong bài toán này - kiểm soát trở kháng của việc định tuyến, và phù hợp trở kháng đó với các chân trong mạng. Việc đạt được sự phù hợp này thường đòi hỏi phải thêm các thành phần kết thúc. Các điểm kết thúc có thể được thêm gần chân nguồn, hoặc gần chân mục tiêu. Một cách tiếp cận tốt để xác định xem một mạng tốc độ cao có cần kết thúc không là phân tích thiết kế với một bộ mô phỏng tính toán tín hiệu. Không giống như một bộ mô phỏng mạch, mô phỏng và mô hình hóa hành vi và tương tác của các thành phần, một bộ mô phỏng tính toán tín hiệu mô hình hóa hành vi của việc định tuyến và tương tác của nó với các chân thành phần. Đối với mô phỏng tính toán tín hiệu, các thành phần chỉ được mô hình hóa về mặt đặc tính I/O của các chân của chúng.

Công cụ phân tích tính toán tín hiệu cần phải:

• Xác định các mạng có thể có mức độ phản xạ không chấp nhận được (rung)
• Dự đoán các mức độ phản xạ tín hiệu và nhiễu chéo dưới dạng sóng
• Cho phép phân tích giả định về các thành phần kết thúc tiềm năng và giúp chọn lựa các thành phần kết thúc phù hợp

Một loạt các sóng chồng chéo đại diện cho hành vi của một mạng khi được quét qua một loạt các giá trị kết thúc có thể. Bên trái là không kết thúc, bên phải là với một bộ kết thúc nối tiếp lý thuyết 40Ω.

Năng lượng trả về chảy về đâu?

Nhưng chờ đã, còn nhiều hơn thế (hay đó là Moore?). Năng lượng điện chỉ chảy khi có một vòng kín, vì vậy năng lượng chảy ra dọc theo đường tín hiệu cũng phải có một đường trở về. Đường trở về này thường được cung cấp bởi đường dẫn mặt đất, phải cung cấp đường trở về cho tất cả các tín hiệu trong thiết kế. Có một hiện tượng thú vị xảy ra với các tín hiệu có cạnh chuyển mạch nhanh. Năng lượng trả về của một tín hiệu muốn chảy trở lại dọc theo cùng một đường uốn lượn mà tuyến đường tín hiệu đã đi qua trên bảng mạch. Tại sao? Bởi vì đó là đường có trở kháng thấp nhất cho tín hiệu đó. Mặc dù nó có thể chảy theo khoảng cách ngắn nhất từ linh kiện đích trở lại linh kiện nguồn, nhưng nó không làm như vậy.

Khi một tín hiệu tốc độ cao vượt qua một khe hở trên một mặt phẳng, một vòng lặp được tạo ra, khiến tín hiệu đó tạo ra EMI.

Vì vậy, ngoài việc suy nghĩ về lộ trình dẫn tín hiệu, bạn cũng phải đảm bảo có một lộ trình trở lại không bị gián đoạn ngay dưới lộ trình tín hiệu. Nếu năng lượng trở lại phải lệch khỏi dưới lộ trình tín hiệu để vượt qua một chướng ngại vật, như một lỗ trên bản mạch (một vùng bị phá hủy), thì một vòng lặp được tạo ra. Vòng lặp là khoảng cách giữa hai lộ trình khi bạn nhìn xuống bảng mạch, và diện tích của vòng lặp này tỷ lệ với lượng năng lượng sẽ được bức xạ bởi tín hiệu này. Nếu có một vùng bị phá hủy trên bản mạch mà không thể tránh khỏi, hãy xem xét việc định tuyến lại dấu vết tín hiệu để phù hợp với lộ trình trở lại, vì việc giảm diện tích vòng lặp thường được coi là quan trọng hơn là giảm thiểu chiều dài lộ trình.

Cặp Tín Hiệu Đối Xứng

Các công nghệ tín hiệu hiện đại, như cặp tín hiệu đối xứng, giúp giảm nhu cầu về một mặt phẳng quay về chất lượng cao bằng cách định tuyến đường dẫn tín hiệu và đường dẫn quay về cùng nhau thành một cặp, đảm bảo rằng chúng được ghép nối chặt chẽ cả về khoảng cách tách biệt và tổng chiều dài. Ngoài sự ghép nối mạnh mẽ và giảm sự phụ thuộc vào một mặt đất tham chiếu chất lượng cao, cặp tín hiệu đối xứng còn mang lại một lợi ích lớn khác - khả năng miễn dịch với nhiễu xuất sắc.

Năng lượng điện từ đang di chuyển xung quanh lộ trình như một phần của mỗi tín hiệu không phải lúc nào cũng kết nối vào chân đầu vào mục tiêu; một phần năng lượng đó thoát ra và gây nhiễu với các tín hiệu liền kề. Năng lượng thoát ra này trở thành điều được gọi là nhiễu điện từ (EMI), và khi nó kết nối vào một tín hiệu lân cận, nó tạo ra điều được gọi là nhiễu chéo. Cặp dây vi sai rất giỏi trong việc đối phó với nhiễu chéo vì năng lượng bức xạ kết nối vào cả tín hiệu đi ra và tín hiệu trở về, tạo ra điều được gọi là nhiễu chế độ chung (nhiễu này chung cho cả hai đường dẫn tín hiệu). Nếu chỉ có một tín hiệu đơn, nhiễu chéo này sẽ cộng vào tín hiệu đó và làm méo nó. Nhưng các chân đầu vào của cặp dây vi sai được thiết kế để xem xét sự khác biệt giữa các chân trong cặp, và do đó có thể loại bỏ nhiễu chế độ chung.

Hai đặc tính này - khả năng khớp chặt chiều dài của tín hiệu và đường dẫn trở về của nó, và khả năng chịu đựng hiệu ứng của nhiễu chéo - làm cho cặp dây vi sai trở thành giải pháp ưu tiên cho tín hiệu tốc độ cao, có thể hỗ trợ tốc độ dữ liệu vượt quá 10 Gb/s trên một PCB.

Về Vias thì sao?

Nếu việc kiểm soát cẩn thận trở kháng và đảm bảo có một đường dẫn trở về chất lượng cao là hai cạnh đầu tiên của tam giác thiết kế tốc độ cao, thì vias là cạnh thứ ba của tam giác đó. Ở tần số thấp, một via có ít ảnh hưởng đến chất lượng tín hiệu và có thể được sử dụng mà không cần xem xét ảnh hưởng của nó đến hiệu suất mạch. Tuy nhiên, nếu thiết kế của bạn hoạt động như một thiết kế tốc độ cao, các vias có thể ảnh hưởng đến hiệu suất mạch và chất lượng tín hiệu.

Vias xuất hiện như là những không liên tục về điện dung và cảm ứng, vì vậy sự hiện diện của chúng ảnh hưởng đến trở kháng của đường truyền tín hiệu. Ngoài ảnh hưởng đến trở kháng, chiều dài thừa của thân via không sử dụng xuất hiện như một đoạn dư, có thể tạo ra phản xạ. Nghiên cứu định lượng đã cho thấy rằng ảnh hưởng của chúng có thể được giảm bằng cách giải quyết từng lĩnh vực sau:

• Giảm kích thước của vòng annular nơi đường tín hiệu kết nối với via.
• Loại bỏ các vòng annular không sử dụng trên các lớp mà via không được kết nối.
• Tăng khoảng cách giữa thân via và các lớp mặt phẳng kế cận.
• Đặt các via ghép cạnh các via tín hiệu để cung cấp một lộ trình cho dòng điện trở lại tín hiệu có thể chuyển đổi giữa các lớp mặt phẳng.
• Việc đặt tụ điện giảm nhiễu cẩn thận cạnh via khi một mặt phẳng điện áp khác sẽ được sử dụng để dẫn dòng điện trở lại tín hiệu.
• Loại bỏ các phần dư của via (phần dư thừa, không sử dụng của via vượt qua lớp mà đường tín hiệu sử dụng để truy cập via). Điều này được thực hiện thông qua:
  • thiết kế via và việc phân công lớp cẩn thận để phù hợp với quy trình sản xuất, và
  • khoan với độ sâu kiểm soát (khoan ngược) để loại bỏ phần không sử dụng của thân via.

Sử dụng quy trình khoan với độ sâu kiểm soát, thường được gọi là khoan ngược, các thân via không sử dụng có thể được loại bỏ.

Một cách tiếp cận khác để giảm thiểu ảnh hưởng của vias trong thiết kế tốc độ cao là sử dụng microvias. Microvia là một loại via nhỏ. Các tiêu chuẩn của IPC (IPC/JPCA-2315 và IPC-2226) định nghĩa microvias là các loại vias mù hoặc chôn với đường kính bằng hoặc nhỏ hơn 6 mils (0.15 mm). Đường kính 6 mils là giới hạn cho việc khoan cơ học nên microvias thường được khoan bằng laser. Cũng có các kỹ thuật khoan kết hợp laser chỉnh sửa + khoan lỗ cơ học độ sâu kiểm soát được sử dụng, như được trình bày trong bài báo này, mang lại lợi ích trong quá trình sản xuất.

Microvias mang lại một số lợi ích:

• Giảm thiểu các thành phần parasitic (khoảng một phần mười so với vias khoan xuyên qua), dẫn đến giảm cảm kháng.
• Kích thước nhỏ hơn, dẫn đến viền vòng nhỏ hơn.
• Giảm kích thước của vùng bị phồng ra trên các lớp mặt phẳng mà chúng đi qua.
• Loại bỏ hoặc giảm chiều dài phần dư. Vì chúng được xây dựng như một phần của quá trình chồng lớp trong quá trình sản xuất, chúng có thể kết nối giữa các lớp bắt đầu và kết thúc cụ thể. Mặc dù chúng không thể vượt qua bất kỳ cặp lớp nào, nhưng việc lựa chọn cẩn thận các lớp tín hiệu được sử dụng cho tín hiệu tốc độ cao có thể đảm bảo rằng những lớp này có quyền truy cập vào lớp bắt đầu/kết thúc của microvia.

Nhiễu chéo

Vì một phần năng lượng trong tín hiệu tốc độ cao di chuyển qua vật liệu bao quanh đường dẫn, nên không thể tránh khỏi việc một phần năng lượng đó sẽ ghép vào các đường dẫn kế cận. Được gọi là nhiễu chéo, năng lượng này sẽ làm giảm chất lượng của tín hiệu đó. Trong ngôn ngữ tính toán tín hiệu, tín hiệu đang phát ra năng lượng được gọi là mạch aggressor , và tín hiệu nhận năng lượng nhiễu chéo được gọi là mạch victim . Vậy bạn làm thế nào để giảm lượng năng lượng thoát ra từ aggressor, và làm thế nào để giảm lượng năng lượng đó được ghép vào victim? Cách tiếp cận cơ bản là giảm lượng năng lượng thoát ra từ đường dẫn aggressor thông qua việc khớp trở kháng và thiết kế đúng đắn của đường dẫn trở về tín hiệu, và giữ các mạch victim tiềm năng tránh xa các aggressor.

Tín hiệu đồng hồ và các tín hiệu tuần hoàn khác là nguồn gốc chính của hiện tượng nhiễu chéo trong một thiết kế. Một quy tắc thường được sử dụng là đảm bảo rằng các yếu tố có khả năng gây nhiễu, như tín hiệu đồng hồ, được tách biệt khỏi các nạn nhân tiềm năng bằng ba lần chiều rộng của đường dẫn (đo từ tâm đến tâm). Điều này được biết đến là quy tắc 3-W. Hoặc nếu tính theo cạnh đến cạnh, khoảng cách phải không ít hơn gấp đôi chiều rộng của đường dẫn. Đây là một khoảng cách lớn, vì vậy bạn cần phải chọn lọc các mạch mà quy tắc này được áp dụng. Các yếu tố gây nhiễu mức độ cao, như tín hiệu đồng hồ, là một nhóm. Nhóm chính khác cần xem xét là các nạn nhân tiềm năng nhạy cảm hơn, như các cặp tín hiệu vi sai; nhóm này cũng được hưởng lợi từ việc tách biệt cặp tín hiệu với các tín hiệu khác bằng 3-W.

 
Dự đoán hiện tượng vang trên một đường dẫn gây nhiễu không kết thúc (dạng sóng màu xanh lá), và kết quả nhiễu chéo trong đường dẫn nạn nhân liền kề (dạng sóng màu xanh dương). Lưu ý rằng mỗi đồ thị có một tỉ lệ điện áp khác nhau.

Nhảy múa theo Thời gian

Cuối cùng nhưng không kém phần quan trọng, đó là thời gian mà tín hiệu mất để đến được chân đầu vào đích của nó. Nói chung, một tín hiệu không tồn tại một mình. Nó hoạt động hài hòa với vô số tín hiệu khác. Một ví dụ đơn giản có thể là 8 bit trong một byte dữ liệu. Không chỉ cả byte phải đến nơi trong thời gian cho phép, mà tất cả các bit trong byte cũng phải đến cùng một lúc. Thời gian mà một tín hiệu mất để di chuyển từ đầu ra đến đầu vào được gọi là thời gian bay, và bất kỳ sự chênh lệch nào giữa thời gian đến của các bit được gọi là độ lệch tín hiệu.

Những yếu tố chính ảnh hưởng đến cả thời gian bay và độ lệch là:

• Chiều dài của các đường truyền tín hiệu, tức là khoảng cách mà các tín hiệu phải di chuyển.
• Vật liệu mà các tín hiệu di chuyển qua; điều này ảnh hưởng đến tốc độ di chuyển của các tín hiệu.

Quản lý những điều này yêu cầu sự xem xét về:

• Sắp xếp linh kiện - việc sắp xếp linh kiện tốt là yếu tố then chốt của một thiết kế tốc độ cao thành công. Sử dụng chiều dài Manhattan để hướng dẫn việc sắp xếp ban đầu của các linh kiện khác nhau cần chiều dài đường dẫn tương tự, ví dụ, các thiết bị bộ nhớ DDR3 được cấu hình trong topologi nhánh T. 
• Chọn lựa vật liệu - vật liệu mà từ đó PCB được chế tạo là yếu tố quan trọng trong thiết kế tốc độ cao. FR4 đã phục vụ ngành công nghiệp PCB tốt trong nhiều thập kỷ, nhưng việc sử dụng nó trở thành yếu tố hạn chế trong thiết kế tốc độ cao vì hằng số điện môi không nhất quán của FR4 tạo ra sự lệch pha. Vật liệu được thảo luận thêm trong phần tiếp theo.
• Tổng chiều dài đường dẫn - cũng như ảnh hưởng đến thời gian bay, tổng chiều dài cũng quan trọng khi định tuyến các bộ mạch liên quan. Ví dụ, yêu cầu thời gian của DDR quy định rằng đường dẫn của clock phải dài hơn đường dẫn của địa chỉ và điều khiển. Những yêu cầu này được quản lý bởi các quy tắc thiết kế Chiều dài.
• Chiều dài đường dẫn khớp nhau - sự lệch pha được quản lý bằng cách khớp chiều dài đường dẫn. Đó là đường dẫn dài nhất trong một tập hợp các tín hiệu quyết định chiều dài đường dẫn cho mỗi mạch trong tập hợp đó. Chiều dài được khớp bằng cách định nghĩa các quy tắc thiết kế Chiều dài Khớp, sau đó làm dài thêm mỗi đường dẫn ngắn hơn để khớp với chiều dài được chỉ định.

Cặp vi sai - độ dài được khớp nối trong từng cặp, và cũng giữa các cặp (hình ảnh do FEDEVEL Open Source cung cấp, www.fedevel.com).

Bảng Mạch

Tất cả điều này xảy ra trên bảng mạch in. Kể từ khi chúng được tạo ra lần đầu vào những năm 1940, PCB khiêm tốn đã trải qua những cấp độ tinh chỉnh to lớn về công nghệ chế tạo và vật liệu. Điều này đã dẫn đến sự giảm kích thước đáng kể của các tính năng, bao gồm việc định tuyến và vias. Các đường dẫn không còn được chế tạo với độ rộng 20 mil nữa. Bây giờ chúng có thể nhỏ đến 2 mil rộng; và một via nhỏ không còn là 30/18 mil (đất/lỗ) - nó là 12/6 mil. Một tên mới đã được tạo ra để mô tả các thiết kế sử dụng các tính năng nhỏ như vậy - Kỹ thuật Kết nối Mật độ Cao (HDI). Mặc dù việc tạo ra các tính năng nhỏ hơn trên các bảng HDI có chi phí cao hơn, nhưng kích thước nhỏ hơn có nghĩa là thiết kế hoàn thiện có thể sử dụng ít lớp hơn, có các tuyến đường ngắn hơn và độ tin cậy tín hiệu được cải thiện, có thể cuối cùng dẫn đến một bảng mạch có thể không tốn nhiều chi phí hơn để sản xuất (nhưng có thể khó kiểm tra và sửa chữa hơn).

Vật Liệu

Một phần lớn thách thức với thiết kế tốc độ cao là quản lý môi trường mà tín hiệu di chuyển qua. FR4 truyền thống đã cung cấp một vật liệu nền mạch in rẻ tiền và hiệu quả trong nhiều thập kỷ, nhưng cấu trúc không đồng nhất của sợi thủy tinh được nhúng trong nhựa trở thành một yếu tố hạn chế cho thiết kế tốc độ cao. Nhựa có hằng số điện môi khác biệt (≈3) so với sợi thủy tinh (≈6), và do sợi thủy tinh là cấu trúc dệt có khoảng trống, tín hiệu thấy hằng số điện môi thay đổi khi nó di chuyển qua bảng mạch. Vì lý do này, có một loạt vật liệu FR4 khác nhau có sẵn. Vật liệu tốt hơn có cấu trúc dệt chặt chẽ hơn mang lại hằng số điện môi đồng nhất hơn. Hằng số điện môi của FR4 cũng thay đổi theo nhiệt độ lên đến ± 20%.

Có những vật liệu tốt hơn có sẵn cho việc sản xuất PCB, như Teflon hoặc gốm, nhưng chúng có giá cao. Vật liệu mà bảng mạch được sản xuất từ phải được xem xét và chọn lựa ngay từ đầu trong quá trình thiết kế PCB trong sự tư vấn với nhà sản xuất. Để giúp cân bằng lựa chọn vật liệu với chi phí vật liệu, nhiều nhà sản xuất PCB cho phép sử dụng hỗn hợp vật liệu để những vật liệu đắt tiền chỉ được sử dụng cho các lớp mang tín hiệu tốc độ cao.

Các Lớp

Giống như nhiều khía cạnh của thiết kế bảng mạch in, việc xác định số lớp tối ưu là cả một nghệ thuật lẫn toán học. Việc phân bố và định tuyến thoát hiểm cho các BGA dày đặc sẽ ảnh hưởng mạnh mẽ đến số lượng lớp định tuyến. Thực hiện một bài test phân bố và định tuyến thoát hiểm để kiểm tra BGA dày đặc nhất trong thiết kế có thể giúp xác minh liệu có đủ lớp tín hiệu hay không. Một cách tiếp cận khác, được Barry Olney của In-Circuit Design khuyến nghị, là thực hiện một bài test tự động định tuyến trên bảng mạch. Ông gợi ý rằng nếu việc tự động định tuyến hoàn thành ít nhất 85% các tuyến đường, bảng mạch nên có thể được định tuyến thủ công sử dụng cấu trúc lớp hiện tại.

Việc thêm và gán lớp được thực hiện theo cặp. Nói chung, bạn sẽ có một cặp lớp mặt đất cho mỗi cặp lớp tín hiệu, hoặc một cặp lớp mặt đất cho mỗi hai cặp lớp tín hiệu. Vì vậy, một bảng mạch bốn lớp sẽ có hai lớp mặt đất và hai lớp tín hiệu; một bảng mạch sáu lớp sẽ có hai lớp mặt đất và bốn lớp tín hiệu, một bảng mạch tám lớp sẽ có bốn lớp mặt đất và bốn lớp tín hiệu, và một bảng mạch mười lớp sẽ có bốn lớp mặt đất và sáu lớp tín hiệu. Lưu ý rằng đây chỉ là một hướng dẫn; mục tiêu chính là đảm bảo mỗi lớp tín hiệu tốc độ cao đều kề cận với một lớp mặt đất.

Không phải tất cả các tín hiệu đều là tín hiệu tốc độ cao, và không phải tất cả các lớp có thể được cấu hình là các lớp định tuyến tốc độ cao, vì vậy, thực hành tiêu chuẩn là gán và định tuyến các tín hiệu tốc độ cao trên các cặp lớp cụ thể. Mỗi cặp lớp tín hiệu nên có một lớp trong cặp được giao cho việc định tuyến dọc và lớp kia được giao cho việc định tuyến ngang, và điều này nên được tuân theo càng chặt chẽ càng tốt để giảm thiểu sự nhiễu chéo giữa các lớp liền kề. Cặp tốc độ cao có thể được đặt ở một bên của một lớp mặt phẳng hoặc giữa hai lớp mặt phẳng. 

Độ dày của điện môi giữa các lớp tín hiệu tốc độ cao và lớp mặt phẳng tham chiếu sẽ được thiết lập phù hợp với trở kháng đặc trưng yêu cầu; thường thì điều này sẽ ít hơn 10 mils (0.25 mm). Để đạt được độ dày tổng thể của bảng mạch cần thiết cho mục đích cơ khí, điều chỉnh độ dày của lớp điện môi không liền kề với lớp tín hiệu tốc độ cao, ví dụ, lớp lõi trung tâm.

Các Tùy Chọn Xếp Chồng Lớp Có Thể

Bảng dưới đây cho thấy một số tùy chọn xếp chồng lớp và phân công lớp có thể. Sự sắp xếp của các cặp tốc độ cao và các cặp mục đích chung có thể được thay đổi, ví dụ, nếu thiết kế chỉ có lỗ thông qua/sáu lớp của bạn có thể có tín hiệu tốc độ cao được định tuyến trên lớp trên cùng, đây là một lựa chọn tốt nếu nó có nghĩa là các tín hiệu tốc độ cao không cần sử dụng vias. Giữ mỗi lớp tốc độ cao liền kề với một lớp mặt phẳng, và độ dày điện môi xung quanh giống nhau cho các lớp tốc độ cao.

Các cấu hình lớp đề xuất cho các bảng mạch 4, 6, 8, 10 và 12 lớp.

Bây giờ bạn đã hiểu những thách thức của thiết kế PCB Tốc độ Cao, hãy tìm hiểu thêm:

• Tính năng của Altium Designer cho Thiết kế Tốc độ Cao
• Tài liệu về việc giải quyết những thách thức này trực tiếp trong Altium Designer