Ảnh hưởng của hiệu ứng sợi dệt đến tính toàn vẹn của tín hiệu tần số cao

Với nhiều thiết bị hoạt động ở tốc độ dữ liệu cao và tích hợp chức năng RF, thiết kế trên một số nền tảng cứng có thể cần phải đối mặt với hiện tượng không thuận lợi: hiệu ứng sợi dệt. Thực tế có nhiều vấn đề về tính toàn vẹn tín hiệu có thể phát sinh do hiệu ứng sợi dệt trong nền tảng PCB.

Ở mức độ tốc độ cạnh thấp đủ (> 1 ns) và băng thông hoặc tần số tín hiệu (< 1 GHz), bạn có thể sẽ không bao giờ nhận thấy hiệu ứng từ các kiểu sợi dệt. Hiệu ứng sợi dệt bắt đầu trở nên nghiêm trọng khi tần số và băng thông tín hiệu trở nên đủ cao để phục vụ các ứng dụng như kết nối 100G/400G hoặc nhanh hơn, thiết bị mmWave, và SerDes tốc độ cực cao. Trong một số hệ thống RF cần phải khớp pha (như mảng pha với một dao động tham chiếu), hiệu ứng sợi dệt cũng rất quan trọng để đảm bảo thời gian hệ thống.

Cách Suy Nghĩ về Hiệu ứng Sợi Dệt

Hiệu ứng sợi dệt thường được nhắc đến nhất là sự lệch pha giữa các đường mạch được đặt trên nền vật liệu PCB. Sự lệch pha này có thể xuất hiện giữa hai bên của một cặp vi sai, có thể làm cho hai tín hiệu không còn đồng bộ, hoặc giữa nhiều đường mạch đơn kết thúc trong một bus song song (như DDR). Điều này xuất phát từ cấu trúc xen kẽ giữa thủy tinh và nhựa của vật liệu lớp phủ PCB; bởi vì thủy tinh và nhựa có các giá trị Dk khác nhau, tín hiệu trong những khu vực đó sẽ có tốc độ truyền dẫn khác nhau.

Ngay cả những vật liệu lớp phủ dựa trên nhựa tiên tiến nhất cũng là những vật liệu không đồng nhất, anisotropic, nghĩa là tính chất điện môi của chúng thay đổi theo không gian và theo các hướng khác nhau. Tất cả vật liệu lớp phủ PCB dựa trên nhựa/thủy tinh đều được sản xuất bằng một khung dệt, được sử dụng để tạo ra một lớp dệt thủy tinh như một phần cốt lõi trong nền vật liệu PCB. Các vật liệu mới hơn, chuyên biệt cho thiết kế tốc độ cao/tần số cao, như các loại lớp phủ mới được phát hành bởi Rogers Corp. và Isola, đang được tối ưu hóa để có tổn thất thấp và các giá trị CTE, Tg, và dẫn nhiệt mong muốn. Đối với các lớp phủ của Isola, chúng thường có sẵn trên một loạt các kiểu dệt thủy tinh, bao gồm cả thủy tinh dệt rải.

Kiểu dệt sợi. Dệt lỏng (bên trái) tạo ra sự chênh lệch và biến đổi trở kháng lớn hơn trên một tấm mạch so với dệt chặt (bên phải). Ảnh: Chen et al. (MDPI).

Như một nhà thiết kế, có một số lựa chọn có thể giúp giảm hiệu ứng dệt sợi, mặc dù vấn đề không thể hoàn toàn được loại bỏ nếu việc định tuyến được thực hiện trên một kiểu dệt sợi kính mở. Bạn chắc chắn có thể chỉ định một hướng mong muốn cho một đường dẫn liên quan đến sắp xếp dệt sợi, nhưng kích thước của các đường dẫn và phương pháp định tuyến thông thường trên một nền tảng PCB làm cho việc dự đoán chính xác vị trí của các đường dẫn của bạn trên tấm mạch trở nên khó khăn. Đối với những khoảng trống trên tấm mạch, chúng ta có hai góc độ để xem xét sự chênh lệch do dệt sợi tạo ra:

• Trong các sản phẩm sản xuất hàng loạt, nơi mà dệt lỏng có thể được mong muốn vì lý do chi phí
• Trong các tấm mạch tiên tiến hoặc tấm mạch RF, nơi mà một vật liệu đắt tiền hơn có thể cần thiết

Cách Kiểu Dệt Sợi Ảnh Hưởng đến Sự Chênh Lệch

Vì các khoảng trống trong dệt sợi được hình thành bởi các khoảng cách giữa các bó sợi kính, các đường dẫn được định tuyến qua những khoảng trống này sẽ thấy một hằng số điện môi khác so với các bó sợi kính. Sự khác biệt về hằng số điện môi có thể đạt đến hệ số 2, tùy thuộc vào vật liệu được sử dụng trong nền tảng.

Có thể ước lượng sự lệch pha tích lũy giữa hai đường dẫn có chiều dài bằng nhau nếu hằng số điện môi của các thành phần kính và nhựa được biết. Dữ liệu này không phải lúc nào cũng được cung cấp trong bảng dữ liệu, nhưng có thể sử dụng dữ liệu này để xác định giá trị lệch pha tồi nhất giữa hai đường dẫn. Sử dụng sự khác biệt trong độ trễ truyền dẫn qua mỗi vật liệu, chúng ta sẽ thấy rằng lệch pha thời gian tồi nhất là:

Ước lượng lệch pha tồi nhất

Cũng xem xét bài báo gần đây này để biết một số dữ liệu thực nghiệm được thu thập với các kiểu dệt sợi khác nhau. Một giá trị lệch pha thời gian điển hình cho một dệt mở có thể lớn hơn 4 ps/inch hoặc cao hơn trên các dệt kính thông thường (xem trích dẫn trên để biết một số dữ liệu). Trên các bảng mạch lớn, đóng góp này vào tổng jitter có thể đủ để làm mất đồng bộ hai tín hiệu nhanh.

Trong thực tế, lệch pha từ dệt sợi là không thể dự đoán, đơn giản vì bạn không biết đường dẫn của mình sẽ kết thúc ở đâu sau khi bảng mạch được sản xuất. Có một số lựa chọn đơn giản để giúp giảm bớt điều này (xem bên dưới), nhưng bước đầu tiên là xác định liệu lệch pha có thực sự quan trọng trong thiết kế cụ thể của bạn hay không. Bởi vì lệch pha là vấn đề của sự không khớp thời gian

Lệch Pha Có Quan Trọng Trong Hệ Thống Của Bạn Không?

Điều đầu tiên bạn nên làm là xác định xem sự lệch pha do sợi dệt có tạo ra bất kỳ vấn đề đáng chú ý nào trong hệ thống cụ thể của bạn hay không. Lấy hai đường dẫn trong một cặp vi sai làm ví dụ. Các tín hiệu trên mỗi đường dẫn phải đến được bộ thu trong một khoảng thời gian nhất định. Nếu sự chênh lệch cho phép giữa các tín hiệu (khoảng thời gian) lớn hơn nhiều so với sự lệch pha dự kiến trên một tuyến đường cụ thể, thì sự lệch pha có thể được bỏ qua một cách hiệu quả.

Loại phân tích tương tự có thể được áp dụng cho các bus song song có chiều dài khớp nhau. Đây là một lý do bạn có thể muốn đồng bộ hóa độ trễ cho các cặp vi sai của mình một cách chặt chẽ. Điều này tạo ra nhiều dư địa cho sự lệch pha do sợi dệt, jitter ngẫu nhiên, hoặc bất kỳ nguồn jitter nào khác có thể tạo ra lệch pha. Trong trường hợp sự lệch pha do sợi dệt sẽ tương đương với sự chênh lệch thời gian cho phép, thì không nên sử dụng sợi dệt mở.

Khi dòng dữ liệu trở nên nhanh hơn và thời gian tăng lên trở nên nhỏ hơn, khoảng thời gian trên sẽ đóng lại, và điều này làm tăng thêm nhấn mạnh vào việc giảm tổng jitter có thể tồn tại trong khoảng thời gian đó. Đây là một lý do chúng ta tập trung vào jitter do nhiễu nguồn cung cấp điện, sự nảy của mặt đất, và nhiễu chéo trong các giao diện nhanh vì chúng cũng góp phần vào tổng jitter.

Định Tuyến Góc hoặc Xoay Bảng Mạch

Như đã được chỉ ra trong một bài báo gần đây trên Tạp chí Tính toàn vẹn Tín hiệu, việc định tuyến theo một góc nhẹ so với mô hình dệt có thể giảm sự chênh lệch thời gian (độ lệch chuẩn) từ ~7 ps/in. xuống dưới 1 ps/in. Lưu ý rằng điều này chỉ áp dụng cho sự chênh lệch do hiệu ứng sợi dệt; các nguồn gây chênh lệch khác như jitter ngẫu nhiên và sự không khớp thời gian trong các bus song song hoặc cặp vi sai vẫn cần được xem xét. Tuy nhiên, góc liên quan chỉ khoảng ~0.04 rad, tương đương với ~2.3 độ. Nói cách khác, độ lệch chuẩn của sự chênh lệch có thể được giảm khoảng 3 ps/độ, lên đến mức giảm tối đa là ~7 ps.

Hình ảnh giảm chênh lệch được cung cấp bởi: Bogatin và cộng sự (Tạp chí Tính toàn vẹn Tín hiệu).

Điều này cho thấy không phải là việc lệch pha được loại bỏ bằng cách định tuyến theo một góc, mà chỉ là độ lệch chuẩn trong thời gian trở nên nhỏ hơn. Đây là một lý do mà một xưởng sản xuất bảng mạch có thể xoay hình vẽ trên một tấm panel (có thể là 10 độ) để chống lại sự lệch pha do sợi dệt gây ra. Thay vì phải định tuyến thủ công hoặc làm cho các đường mạch zig-zag trên PCB, việc xoay hình vẽ trên panel cho phép nhà thiết kế làm việc bình thường trong phần mềm thiết kế PCB của họ. Nhược điểm là hình vẽ trên một tấm panel sẽ chiếm thêm không gian, do đó nó làm tăng chi phí sản xuất mỗi bảng mạch.

Phân tán Kính

Kính phân tán sẽ phẳng ra khi được đặt vào bộ xếp chồng PCB, điều này sẽ đảm bảo các bó sợi lấp đầy không gian trong lớp cách điện PCB được chiếm bởi nhựa. Bằng cách lấp đầy khu vực nhựa bằng kính, vật liệu trở nên đồng nhất hơn ở các tần số thực tế được sử dụng trong điện tử ngày nay. Điều này giảm thiểu sự lệch pha giữa mỗi đường mạch trong một cặp vi sai hoặc giữa các đường mạch đơn lẻ chạy song song.

Đặt Khoảng Cách Cặp Vi Sai = Khoảng Cách Kính

Nếu biết khoảng cách giữa các sợi thủy tinh, thì điều này có thể được sử dụng làm khoảng cách giữa các cặp vi sai. Điều này sẽ đảm bảo rằng các đường dẫn trong một cặp sẽ luôn chiếm gần như các khu vực sợi thủy tinh giống nhau dọc theo một tuyến đường thẳng, vì vậy điều này sẽ giảm sự chênh lệch trong cặp. Một quy tắc thiết kế tương tự có thể được sử dụng trong các bus đơn kết thúc song song và các bus vi sai song song.

Lớp Phủ Không Cốt Thép cho Bảng Mạch RF

Một lựa chọn khác cho các bảng mạch RF tiên tiến là sử dụng lớp phủ dựa trên PTFE không cốt thép, sẽ không có sợi thủy tinh. Nhược điểm của các lớp phủ này, ngoài chi phí, là chúng có thể khó làm việc trong quá trình sản xuất. Vì chúng không có cốt thép cấu trúc, chúng đôi khi được gọi là "mì ướt" vì chúng sẽ dễ dàng bị uốn cong. Kết quả là chúng có thể có khả năng cao hơn về sự không đồng nhất giữa các lớp. Đối với các bảng mạch RF được sử dụng với các mảng pha, việc loại bỏ sự chênh lệch trên các kết nối dài rất hữu ích, đặc biệt nếu bộ điều khiển hệ thống chủ của bạn không có cơ chế bù đắp chênh lệch thông qua thủ tục hiệu chỉnh khi bật nguồn.

Tải Định Kỳ ở Tần Số GHz

Các khoang trong vải sợi lỏng là các bộ cộng hưởng mở một phần cơ bản, và cộng hưởng được kích thích trong cấu trúc vải sợi trên vật liệu PCB không được xác định hoặc quan sát trong mô phỏng hoặc phân tích. Hãy nhớ rằng trường điện từ không bị giới hạn trong một dấu vết, nó tồn tại xung quanh dấu vết và được giới hạn trong môi trường xung quanh. Điều này có nghĩa là một tín hiệu tần số cao di chuyển, hoặc một tín hiệu số với băng thông lớn, có thể kích thích một hoặc nhiều cộng hưởng trong những khoang này. Những cộng hưởng này có thể được ước lượng như là cộng hưởng trong một hộp chữ nhật và chúng ta có thể mong đợi bộ tần số sau:

Tần số cộng hưởng vải sợi thấp nhất thường là ~50 GHz đối với các vải lỏng. Những cộng hưởng này sau đó có thể kích thích cộng hưởng khoang phụ thông qua sự ghép nối cộng hưởng. Nói cách khác, các túi vải sợi, các cấu trúc dẫn điện gần đó, và các yếu tố nhiễu do mỗi cái tạo ra đều là nguồn của EMI phát ra. Vấn đề cụ thể này gần đây đã được thảo luận trong Signal Integrity Journal.

Sự cộng hưởng mạnh trong các khoang này cũng có thể kết hợp thông qua cảm ứng hoặc dung kháng với các mạch lân cận. Sự kết hợp này là một vấn đề lớn hơn trong chuỗi tín hiệu RF liên quan đến các bộ khuếch đại công suất, trình điều khiển FET công suất cao, và các mạch tương tự sản xuất trường RF mạnh. Hiệu ứng này xuất hiện như một sự giảm trong hồ sơ mất chèn tại các cộng hưởng sợi dệt liên tiếp. Bạn có thể đo hiệu ứng này bằng cách trích xuất các tham số S từ một phiếu kiểm tra với máy phân tích mạng vectơ.

Máy phân tích phổ

Tóm lại, nếu bạn muốn ngăn chặn các vấn đề với cộng hưởng và sự giảm mất chèn, hãy nhắm đến kiểu dệt thủy tinh chặt chẽ nhất phù hợp với yêu cầu về mất mát, CTE, Tg, và dẫn nhiệt của bạn. Một kiểu dệt chặt chẽ hơn sẽ nói chung có cộng hưởng tần số cao hơn, mặc dù sẽ có những sự đánh đổi cụ thể cần được cân nhắc. Để tính toán chính xác cho sự lệch pha và đảm bảo trở kháng kiểm soát đòi hỏi xác định hằng số điện môi trung bình đúng để sử dụng trong các phép tính trở kháng của bạn. Trong trường hợp phát thải khoang trở nên có vấn đề, bạn có thể xem xét sử dụng lớp phủ tuân thủ như một vật liệu chắn.

Trình quản lý xếp lớp trong Altium Designer^® cho phép bạn xác định hằng số điện môi trung bình mà tín hiệu của bạn sẽ gặp khi chúng di chuyển dọc theo một đường dẫn tín hiệu. Điều này làm cho nó trở thành công cụ lý tưởng để bù đắp cho sự lệch pha do hiệu ứng sợi dệt trong bảng mạch của bạn. Các công cụ mô phỏng sau khi bố trí cũng hữu ích để kiểm tra sự nhiễu chéo giữa các đường dẫn mang tín hiệu tần số cao và cho việc định tuyến trở kháng kiểm soát. Bạn sẽ có quyền truy cập vào một thư viện rộng lớn các vật liệu tiêu chuẩn và phong cách dệt mà bạn có thể sử dụng trong bố cục xếp lớp của mình.

Bây giờ bạn có thể tải về bản dùng thử miễn phí của Altium Designer và tìm hiểu thêm về các công cụ bố trí, mô phỏng và lập kế hoạch sản xuất tốt nhất trong ngành. Nói chuyện với một chuyên gia Altium ngày hôm nay để tìm hiểu thêm.