Tính toán Độ tự cảm của Đường dẫn PCB: Bao rộng là quá rộng?

Không phải tất cả các quy tắc thiết kế đều áp dụng trong mọi tình huống, và chúng thường được truyền đạt mà không có ngữ cảnh. Một quy tắc cụ thể cho việc kích thước dây dẫn là luôn chọn dây dẫn rộng hơn khi có thể. Không giống như nhiều quy tắc ngón tay cái tôi đã thấy được đưa ra, quy tắc dây dẫn cụ thể này có một số công dụng. Tuy nhiên, khi bạn cần kiểm soát trở kháng dây dẫn và đồng thời giảm tiếng vang, bạn cần kiểm soát chính xác chiều rộng dây dẫn để đảm bảo đường truyền có trở kháng mong muốn trong một khoảng dung sai cụ thể. Hãy cùng xem xét các công thức cảm ứng dây dẫn PCB cơ bản để kích thước dây dẫn và cách giữ trở kháng trong phạm vi dung sai của bạn.

Cảm ứng Dây Dẫn PCB: Trở Kháng so với Công thức Chiều Rộng Dây Dẫn

Tôi đã đề cập đến điểm này trong các bài viết trước đây cụ thể cho microstrip bề mặt và đường dẫn stripline đối xứng. Đối với dây dẫn microstrip, các công thức IPC-2141 chỉ chính xác cao trong một phạm vi trở kháng cụ thể. Bạn nên sử dụng các phương trình Waddell chính xác hơn để xác định trở kháng của dây dẫn microstrip:

Các phương trình tương tự đã được phát triển cho các dạng dây dẫn đối xứng, microstrip nhúng, đường dẫn sóng đồng mặt và dây dẫn đối xứng/lệch tâm. Hiện tại, tôi sẽ giới hạn cuộc thảo luận về microstrip, nhưng bạn có thể theo dõi quy trình mà tôi sẽ trình bày ở đây cho các hình dạng dấu vết khác. Lưu ý rằng phương trình trên áp dụng cho microstrip mặt đơn lẻ được cô lập khỏi tất cả các dấu vết tín hiệu khác.

Điều tôi sẽ làm bây giờ là sử dụng các phương trình trên để xác định giá trị w đúng cung cấp độ tự cảm tối thiểu trên mỗi đơn vị chiều dài cho một giá trị trở kháng dấu vết cụ thể. Nhu cầu giảm tự cảm trên mỗi đơn vị chiều dài là rất quan trọng, vì hằng số giảm của bất kỳ tín hiệu rung chuyển tiếp nào (lưu ý rằng chúng ta không nói về phản xạ ở đây) tỷ lệ nghịch với tự cảm của dấu vết PCB. 

Điều khiển Tự Cảm và Trở Kháng Dấu Vết PCB

Nếu bạn xem xét các phương trình trên, bạn sẽ thấy rằng có ba thông số hình học quan trọng cần xem xét khi tính toán kích thước các đường dẫn và cuộn cảm trên PCB. Trên một bảng mạch thực, bạn sẽ có một số hạn chế về giá trị của h, phụ thuộc vào độ dày của bảng mạch và các lớp. Bạn cũng sẽ bị giới hạn về độ dày của đường dẫn, tương ứng với trọng lượng đồng bạn sử dụng cho bảng mạch của mình. Điều này có nghĩa là bạn có thể sử dụng các phương trình trên trong một bài toán tối ưu hóa khi xem xét độ dày của lớp và trọng lượng đồng trong bảng mạch của bạn như là các ràng buộc.

Tại đây, thông số quan trọng cần xác định là (w/h) cho một giá trị cho trước của (t/h), hằng số điện môi của lớp nền và giá trị trở kháng mong muốn. Có vô số cặp giá trị này sẽ giải được phương trình trở kháng đặc trưng. Nếu bạn muốn cung cấp mức độ giảm xóc lớn nhất cho hiện tượng rung chuyển tiếp, thì bạn cần xác định giá trị của (w/h) làm giảm thiểu độ tự cảm trên mỗi đơn vị chiều dài. Điều này có thể được định hình lại như một vấn đề của việc giảm thiểu hằng số điện môi hiệu quả cho một giá trị (t/h) cho trước, hằng số điện môi của lớp nền và giá trị trở kháng mong muốn. Độ tự cảm trên mỗi đơn vị chiều dài, dung lượng trên mỗi đơn vị chiều dài, hằng số điện môi của lớp nền và trở kháng được liên kết như sau trong công thức độ tự cảm dấu vết PCB này:

Bạn hoàn toàn có thể cố gắng thực hiện điều này một cách trực quan hoặc thông qua các phép tính thủ công liên tiếp. Nếu bạn cố gắng thực hiện điều này bằng cách tính toán các điểm quan trọng từ đạo hàm, bạn sẽ kết thúc với một tập hợp các sản phẩm của các phương trình siêu việt (một phần từng phần và một liên tục!) phải được giải một cách số học cho các giá trị khác nhau của (t/h) và Dk. Mặc dù đây là một vấn đề có thể giải quyết theo nguyên tắc, nhưng rõ ràng là không thể xử lý được do bản chất phi tuyến từng phần của hằng số điện môi hiệu quả và thực tế là có ba tham số hình học liên quan.

Phương án tốt nhất để giải quyết loại vấn đề này là sử dụng một thuật toán tối ưu hóa lặp để xác định các giá trị của (w/h) và (t/h) nhằm giảm thiểu độ tự cảm trên mỗi đơn vị chiều dài của dấu vết PCB. Loại vấn đề này có thể được giải quyết một cách dễ dàng với một thuật toán giảm dốc, một thuật toán tiến hóa, phương pháp Kuhn-Tucker, hoặc một thuật toán tối ưu hóa phi tuyến khác. Điều này cho phép bạn định nghĩa các giới hạn thực tế trên và dưới về giá trị của (w/h). Bạn cũng có thể đặt giới hạn về giá trị của (t/h) và sử dụng tỷ lệ này như một biến số tối ưu hóa nếu bạn muốn.

May mắn thay, vấn đề này đủ đơn giản để giải quyết với công cụ Solver trong Excel. Tôi đã tạo một bảng tính đơn giản giải quyết vấn đề tối thiểu hóa sau đây với các phương trình của Waddell và phương trình cuộn cảm PCB. Trong phương trình sau, a và b là các hằng số xác định giá trị tối đa thực tế của (w/h) và (t/h), tương ứng; những giá trị này có thể được chọn bởi nhà thiết kế:

Trong công thức tính độ tự cảm của dấu vết PCB này, mục tiêu là xác định giá trị của (w/h) và (t/h) để tối thiểu hóa L (được định nghĩa ở trên) trong khi giữ cho trở kháng dấu vết không đổi. Nếu bạn muốn, bạn có thể đặt một giá trị cụ thể của t từ trọng lượng đồng, và giá trị của h có thể được chọn bởi nhà thiết kế cho một giá trị t cụ thể (độ dày lớp).

Ví dụ 1: Thay đổi Trọng lượng Đồng và Độ dày Lớp

Trong ví dụ đầu tiên này, tôi sẽ cho phép trọng lượng đồng và độ dày lớp (tức là giá trị của tỉ số (t/h)) là một biến số tối ưu hóa. Hằng số điện môi của lớp nền là Dk = 4. Đối với các ràng buộc được liệt kê ở trên, tôi đã chọn a = 5 và b = 2. Đối với kết quả của tôi, tôi thấy rằng cảm kháng tối thiểu là 290 nH mỗi mét khi (w/h) = 1.572332 và (t/h) = 1.213156.

Khi giải thích kết quả, rõ ràng là không thể tăng chiều rộng dấu vết mãi mà không thay đổi trở kháng dấu vết; rõ ràng có một chiều rộng dấu vết tối ưu nhất định tối ưu hóa đường truyền. Người thiết kế còn một tham số cuối cùng cần được chọn: độ dày lớp h. Một khi người thiết kế chọn độ dày này, các giá trị của w và t có thể dễ dàng xác định từ các tỉ số đã tính toán ở trên.

Ví dụ 2: Trọng lượng Đồng 1 oz/sq. ft., Bảng 4 Lớp

Ví dụ này cho thấy một tình huống thực tế hơn. Tôi đã chạy vấn đề tối ưu hóa trên cho một bảng mạch với trọng lượng đồng 1 oz/sq. ft. (độ dày dấu vết t = 0.035 mm) và một bảng mạch tiêu chuẩn 4 lớp với các lớp có kích thước bằng nhau (h = 0.393 mm) với hằng số điện môi thực Dk = 4. Bởi vì tôi đã chọn các giá trị của t và h, tỉ lệ (t/h) không còn là một biến số tối ưu hóa nữa vì (t/h) = 0.089172. Đối với ràng buộc trên (w/h), tôi đã chọn a = 5. Đối với kết quả của tôi, tôi thấy rằng độ tự cảm tối thiểu là 292 nH trên mỗi mét khi (w/h) = 1.92445. Vì độ dày lớp của tôi là 0.393 mm, chiều rộng dấu vết cần thiết cho giá trị cuộn cảm dấu vết PCB cụ thể này là w = 0.7563 mm (~30 mils).

Chỉ như một bước kiểm tra sơ bộ, chúng ta có thể nhanh chóng tính toán tổng độ tự cảm của một đường dẫn được xác định bằng phương pháp này và so sánh nó với các giá trị điển hình. Độ tự cảm của một đường dẫn dài khoảng 1 inch thường được trích dẫn là từ 5 đến 10 nH. Đối với đường dẫn tối ưu mà tôi đã thiết kế với mô hình này, tổng độ tự cảm cho một đoạn dài 1 inch là 7.4168 nH, nằm trong phạm vi thường được đo lường cho các đường dẫn PCB nhỏ. Ngoài ra, nếu bạn xem nomograph IPC 2152, bạn có thể ngay lập tức sử dụng kết quả này để xác định sự tăng nhiệt độ cho một dòng điện nhất định trong đường dẫn này.

Nếu bạn quan tâm đến việc nhận một bản sao của bảng tính này, hãy gửi yêu cầu đến contact@nwengineeringllc.com. Thuật toán tối ưu hóa tiến hóa tích hợp trong Excel mất một lượng thời gian đáng kể để hội tụ, mặc dù nó sẽ cho kết quả chính xác hơn một chút so với thuật toán phi tuyến GRG tích hợp. Người ta có thể dễ dàng thích nghi phương pháp này cho các hình dạng đường dẫn khác và thu được kết quả tương tự.

Có cần phải Chính xác không?

Câu trả lời đơn giản là "không", chiều rộng của bạn không cần phải chính xác tuyệt đối. Mức độ chính xác bạn cần phụ thuộc vào sự chênh lệch trở kháng đặc tính cho phép trong tiêu chuẩn tín hiệu cụ thể hoặc thiết kế kết nối của bạn. Đảo ngược lại, nó cũng phụ thuộc vào sự biến động Dk mà bạn có thể chấp nhận từ nhà sản xuất của mình. Phương pháp trên giả định một giá trị Dk và không áp dụng dung sai trên trở kháng, nhưng nếu nhà sản xuất của bạn không có vật liệu với giá trị Dk cụ thể nào đó, bạn có thể phải chấp nhận một giá trị Dk khác trong lớp xếp chồng của mình.

Để giải quyết vấn đề này, bạn có thể áp dụng hai phương pháp tiếp cận khả thi:

1. Lặp qua một phạm vi giá trị Dk có thể có và xác định chiều rộng tối thiểu và tối đa cho phạm vi Dk của bạn.
2. Đặt giá trị trên và dưới cho trở kháng chấp nhận được và chạy trình tối ưu hóa cho mỗi giá trị để có được phạm vi chiều rộng dấu vết chấp nhận được.

Phân tích này quan trọng để đảm bảo bạn có thể sản xuất bảng mạch của mình với một phạm vi rộng lớn vật liệu và tại một loạt các nhà sản xuất. Nếu bạn biết trước dung sai chiều rộng và Dk trước khi sản xuất, bạn sẽ có thể nhanh chóng đánh giá các đề xuất sản xuất từ các nhà sản xuất nếu họ cố gắng thay đổi xếp chồng của bạn.

Công cụ tính toán đường dẫn và trở kháng trong Altium Designer® có thể giúp bạn duy trì đúng độ tự cảm và độ rộng của đường mạch PCB mà bạn cần, nhờ vào bộ giải phương trình trường tích hợp trong Layer Stack Manager. Bộ công cụ này kết nối trực tiếp với các tính năng định tuyến và quy tắc thiết kế của bạn, đảm bảo bạn có thể duy trì trở kháng nhất quán trong khi thoả mãn các ràng buộc về độ rộng đường mạch trên toàn bảng mạch của bạn. Bạn cũng sẽ có quyền truy cập vào nhiều tính năng điều chỉnh độ dài/độ trễ cho các thiết kế tốc độ cao.

Bây giờ bạn có thể tải xuống bản dùng thử miễn phí của Altium Designer và tìm hiểu thêm về các công cụ bố trí, mô phỏng và lập kế hoạch sản xuất tốt nhất trong ngành. Nói chuyện với một chuyên gia Altium ngày hôm nay để tìm hiểu thêm về cuộn cảm đường mạch PCB hoặc công thức tính độ tự cảm của đường mạch PCB.