Mọi tín hiệu điện từ, dù là tín hiệu số di chuyển trong một PCB hay là sóng lan truyền qua không khí giữa các ăng-ten, đều có một tốc độ hữu hạn. Tốc độ hữu hạn này chính là độ trễ lan truyền của tín hiệu. Đây là một đại lượng quan trọng vì nhiều lý do, chủ yếu được tìm thấy trong thiết kế PCB tốc độ cao và trong thiết kế hệ thống RF. Giao diện số đối xứng và thiết kế RF nhạy cảm với pha là những lĩnh vực quan trọng nhất nơi mà độ trễ lan truyền trở nên quan trọng và trở thành một tham số quan trọng trong bố cục PCB.
Trong bài viết này, tôi sẽ giải thích cụ thể độ trễ lan truyền được sử dụng ở đâu trong một số tính toán cơ bản cho thiết kế PCB. Chúng ta sẽ sớm thấy rằng những ứng dụng quan trọng của độ trễ lan truyền xuất hiện khi chúng ta cần đảm bảo phản ứng pha nhất quán qua nhiều kết nối liên tiếp trong một PCB.
Độ trễ lan truyền đề cập đến nghịch đảo của tốc độ của một tín hiệu điện từ di chuyển. Nó chủ yếu được sử dụng trong ngành công nghiệp PCB để chỉ tốc độ tín hiệu, trong khi các nhà thiết kế mạch tích hợp sử dụng cùng một thuật ngữ để chỉ thời gian cần thiết để một trạng thái logic chuyển từ đầu vào sang đầu ra. Trong một PCB, độ trễ lan truyền mà một tín hiệu trải qua được biểu thị bằng đơn vị thời gian trên khoảng cách (nghịch đảo của tốc độ). Nói cách khác, miễn là bạn biết tốc độ ánh sáng cho một tín hiệu trong PCB, đảo ngược giá trị và bạn có độ trễ lan truyền.
Khi một nhà thiết kế PCB đang lên kế hoạch cho thiết kế đường truyền tín hiệu cho một giao diện kiểm soát trở kháng, họ có thể cần tính toán độ trễ lan truyền cho một tín hiệu trên đường dây đó. Các yếu tố quyết định độ trễ lan truyền của một tín hiệu bao gồm:
Định nghĩa đơn giản nhất đến từ việc xem xét tốc độ ánh sáng trong chân không; bằng cách sử dụng giá trị Dk của vật liệu PCB của bạn, bạn có thể xác định tốc độ tín hiệu:
Đảo ngược giá trị này, và bạn có độ trễ truyền tải tính bằng đơn vị thời gian trên khoảng cách. Một giá trị điển hình cho microstrip 50 Ohm là ~150 ps/inch, và cho striplines một giá trị điển hình là ~171 ps/inch; cả hai đều giả định Dk = 4 điện môi. Tại sao microstrip lại có độ trễ truyền tải khác so với stripline? Điều này là do sự phụ thuộc vào hình dạng hình học của kết nối liên kết. Đối với stripline, đường dẫn nằm trên lớp bề mặt và một số đường dây điện trường sẽ đi qua không khí, vì vậy tốc độ tín hiệu được xác định bằng cách sử dụng giá trị Dk "hiệu quả":
Tiếp theo, chúng ta cần một công thức cho giá trị Dk hiệu quả cho các đường microstrip. Giá trị này phụ thuộc vào hình dạng hình học của đường truyền tải và nó có thể được tính toán từ các phương trình Maxwell. Sử dụng lý thuyết quasi-TEM cho các đường truyền tải, đã được chứng minh rằng độ trễ truyền tải cho một tín hiệu trên microstrip như sau:
Tại đây, w và h là chiều rộng của dấu vết microstrip và khoảng cách đến mặt đất, tương ứng. Công thức này có thể được sử dụng bằng tay và được biết là chính xác trong một phạm vi giá trị trở kháng mục tiêu trong giới hạn quasi-TEM.
Một cách tổng quát hơn, có một định nghĩa về độ trễ truyền dẫn có thể được tìm thấy trực tiếp từ lý thuyết đường truyền. Công thức này cho độ trễ truyền dẫn yêu cầu bạn biết các giá trị phần tử mạch phân phối cho đường truyền cụ thể của bạn:
Một lần nữa, đảo ngược phương trình này và bạn sẽ có được độ trễ truyền dẫn.
Phương trình này là đúng một cách phổ quát như một mô hình quasi-TEM, nhưng nó không dễ sử dụng cho thiết kế. Thay vào đó, nó thường được sử dụng như một phần của mô hình hồi quy, nơi các giá trị phần tử phân phối trong công thức được xác định thông qua quá trình trích xuất từ các phép đo tham số mạng trong một thí nghiệm hoặc mô phỏng. Các quy trình và thuật toán được sử dụng cho việc trích xuất mô hình mạch là chủ đề cho một bài viết khác.
Nói chung, bạn không cần phải biết hoặc tính toán độ trễ truyền dẫn cho mỗi tín hiệu hoặc kết nối dấu vết trên PCB của bạn.
Tín hiệu tốc độ cao, dù chúng xuất hiện trên các giao diện đồng bộ nguồn, trên các bus song song, hay trên các cặp vi sai nối tiếp, cần phải đến được bộ thu trong một khoảng thời gian nhất định. Nói chung, khi thời gian tăng của tín hiệu nhanh hơn, khoảng thời gian đó sẽ nhỏ hơn. Điều này có nghĩa là hằng số truyền dẫn phải được biết để áp dụng điều chỉnh chiều dài, đảm bảo tín hiệu đến nơi trong khoảng thời gian yêu cầu.
Ràng buộc thời gian chính xác quyết định giao diện tốc độ cao có hoạt động hay không là sự chênh lệch thời gian giữa hai tín hiệu, mà chúng ta sẽ gọi là Δt. Mối quan hệ giữa sự chênh lệch chiều dài cho phép và sự chênh lệch thời gian cho phép được cho bởi:
Sự chênh lệch chiều dài/thời gian chênh lệch xuất hiện trong ba trường hợp quan trọng:
Là một ví dụ về việc điều chỉnh chiều dài được áp dụng trong một tình huống thực tế, tôi muốn hiển thị hình ảnh dưới đây của giao diện CSI-2 trên một FPGA với đường dẫn thoát của nó. Hình ảnh dưới đây cho thấy năm cặp vi sai (4 làn tín hiệu và một làn đồng hồ) tạo nên một giao diện CSI-2, thường sẽ được định tuyến vào một kết nối camera. Chúng ta có thể thấy một phần điều chỉnh chiều dài được áp dụng trong mạch vi sai AWR_3_CSI2_TX0, điều này đảm bảo rằng sự không khớp về thời gian giữa hai đường dẫn này được giảm thiểu. Bởi vì phần mềm thiết kế biết được sự không khớp về thời gian cho phép (được chọn bởi nhà thiết kế) và độ trễ lan truyền (được thiết lập trong các quy tắc thiết kế), công cụ thiết kế bố trí PCB có thể kiểm tra sự không khớp về chiều dài bằng cách tự động áp dụng công thức trên.