Dự án Pi.MX8 - Phần Sắp xếp Bảng mạch 2

Trong cập nhật trước, chúng ta đã xem xét việc định nghĩa một bộ lớp phù hợp cho mô-đun cũng như thêm định tuyến fanout cho tất cả các linh kiện được đặt trên bảng mạch. Dựa trên tất cả những chuẩn bị này, chúng ta giờ đây gần như sẵn sàng để định tuyến các đường dẫn đầu tiên. Tuy nhiên, trước khi bắt đầu kết nối bất kỳ linh kiện nào trên bảng mạch, chúng ta phải định nghĩa các hồ sơ trở kháng và thiết lập các quy tắc thiết kế phù hợp cho độ rộng đường dẫn chính xác.

Thiết lập hồ sơ trở kháng

Việc thiết lập các hồ sơ trở kháng là khá đơn giản trong quản lý bộ lớp. Chúng ta cần định nghĩa cả hồ sơ trở kháng đơn và trở kháng vi sai. Thông tin về các giá trị trở kháng cần thiết có thể được lấy từ các tiêu chuẩn giao diện và hướng dẫn thiết kế phần cứng cho bộ xử lý NXP i.MX8. Các giá trị trở kháng sau đây cả đơn và vi sai được sử dụng trong thiết kế:

Trên bộ lớp đã được định nghĩa trước đó, chúng ta có bốn lớp tín hiệu có sẵn mà chúng ta có thể sử dụng cho việc định tuyến kiểm soát trở kháng bao gồm lớp trên cùng, L2, L7 và lớp dưới cùng. Lớp trên cùng và lớp dưới cùng mỗi lớp chỉ có một mặt đất tham chiếu trong khi L2 và L7 được nhúng giữa hai mặt đất tham chiếu. Sau khi chúng ta nhập các giá trị trở kháng và các lớp tham chiếu, hình dạng đường dẫn được tính toán tự động:

Quản lý bộ lớp hồ sơ trở kháng vi sai 100 Ohm

Khi xác định hình dạng đường dẫn, đặc biệt là chiều rộng và khoảng cách của cặp đường dẫn vi sai, việc giữ không gian định tuyến cần thiết trong tâm trí là quan trọng. Nếu có thể, chúng tôi muốn giữ chiều rộng tổng thể của cặp đường dẫn vi sai nhỏ để hạn chế không gian định tuyến cần thiết. Tùy thuộc vào mật độ của bảng mạch, điều này cũng nên được xem xét khi xác định lớp chồng.

Thiết lập các quy tắc thiết kế

Chỉ còn một bước nữa trước khi chúng ta có thể định tuyến các đường dẫn đầu tiên, đó là thông báo cho Altium Designer về chiều rộng đường dẫn (và khoảng cách cho các cặp vi sai) cần thiết tùy thuộc vào giao diện và lớp định tuyến. Các giá trị trở kháng được gán cho các giao diện thích hợp trong sơ đồ. Tại đây, chúng ta có thể làm việc với các chỉ thị để gán mạng lưới vào các lớp mạng lưới hoặc lớp cặp vi sai.

Nhiều lớp mạng lưới được gán cho một khu vực thiết kế

Trong trình chỉnh sửa quy tắc thiết kế, bây giờ chúng ta có thể nhắm mục tiêu vào các mạng lưới hoặc lớp cặp vi sai này và gán hình dạng đường dẫn tương ứng. Thay vì nhập hình dạng đường dẫn một cách thủ công, chúng ta có thể chọn hồ sơ trở kháng phù hợp mà chúng ta đã xác định trong trình quản lý lớp chồng:

Hồ sơ trở kháng được sử dụng trong hộp thoại quy tắc thiết kế – quy tắc ưu tiên cao ghi đè hồ sơ trở kháng

Lưu ý rằng chúng tôi có một quy tắc thiết kế khác chiếm ưu tiên cao nhất trong cài đặt của chúng tôi. Quy tắc thiết kế này chỉ áp dụng cho một số phòng thiết kế mà chúng tôi đã tạo trong bản cập nhật trước. Những phòng thiết kế này chỉ được đặt trực tiếp dưới các thành phần có khoảng cách chân nhỏ và cho phép chúng tôi sử dụng địa phương chiều rộng và khoảng cách dấu vết tối thiểu là 85 um trong khu vực phá vỡ. Quy tắc thiết kế cho những phòng này có ưu tiên cao nhất vì chúng tôi cần ghi đè lên các hồ sơ trở kháng đã xác định. Vì chúng tôi có thể không tuân theo hình dạng dấu vết yêu cầu trong những phòng này, chúng tôi cần giữ chúng càng nhỏ càng tốt và chỉ sử dụng hình dạng dấu vết lệch khỏi hồ sơ trở kháng khi hoàn toàn cần thiết. Nếu chúng tôi giữ những phần này rất nhỏ, ảnh hưởng tổng thể đến tính toàn vẹn tín hiệu của kênh sẽ được chấp nhận. Tuy nhiên, chúng tôi sẽ cần xác minh điều này trong các mô phỏng sau bố trí.

Phòng thiết kế màu đỏ được hiển thị dưới BGA có khoảng cách chân nhỏ

Định tuyến LPDDR4

Bây giờ tất cả các quy tắc thiết kế đã được xác định, chúng tôi có thể bắt đầu định tuyến giao diện đầu tiên. Trên bảng mạch này, chúng tôi sẽ bắt đầu với giao diện DRAM.

Bạn sẽ nhận thấy rằng chúng tôi chưa xác định chiến lược định tuyến tổng thể cho bảng mạch này. Chúng tôi có thể đã làm điều này trước khi đặt bất kỳ đường dẫn nào và tùy thuộc vào sở thích cá nhân, không có gì sai với điều đó. Trên bảng mạch này, tôi quyết định định tuyến giao diện DRAM trước để xem chúng ta cần bao nhiêu không gian và bao nhiêu lớp định tuyến cho giao diện DRAM. Nếu chúng ta có thể định tuyến IC LPDDR4 trên hai hoặc ba lớp tín hiệu, thì chúng ta có thể phân bổ một hoặc hai lớp định tuyến cho các giao diện khác ở gần đó. Vì giao diện DRAM chiếm khá nhiều không gian, đặc biệt là trên một bảng mạch nhỏ như thế này, việc có một lớp tín hiệu trống khác sẵn có sẽ rất mong muốn.

Tụ bù LPDDR4

Hãy nhanh chóng xem xét việc định tuyến các tụ bù trên IC LPDDR4. Kết nối các tụ bù là một phần của quá trình định tuyến breakout trong bài viết trước. Hãy xem lại điều đó trước để xem liệu chúng ta cần thêm bất kỳ VIA hay đường dẫn nào trên lớp trên cùng hoặc lớp dưới cùng không. Việc chúng tôi sử dụng VIA được lấp đầy và đậy kín thực sự hỗ trợ chúng tôi khi đến việc định tuyến các tụ bù.

Mỗi chân cấp nguồn trên IC DRAM đều có VIA riêng qua lớp có thể kết nối với tất cả 10 lớp của bảng mạch. Chúng ta cần sử dụng VIA trên các chân này vì chúng ta đang xử lý dòng điện trở lại trên tất cả các lớp đất trong chồng lớp. Do các tụ bù được đặt ở phía dưới của bảng mạch, chúng ta cũng cần có các pad nguồn VDD và VDDQ có sẵn ở phía dưới của bảng mạch. IC DRAM có khoảng cách chân là 0.65mm trên trục Y. Khoảng cách chân này cho phép chúng ta đặt các tụ bù trực tiếp giữa các pad GND và VDD/VDDQ. Sắp xếp này cho phép giảm độ tự cảm vòng thấp nhất có thể. Chúng ta giờ đây có thể phân bổ đều các tụ bù giữa các chân cấp nguồn.

Các điện trở kết thúc đồng hồ tùy chọn cũng được đặt trực tiếp dưới các chân đồng hồ, mỗi cái được kết nối trực tiếp với các chân qua VIA.

Các tụ bù được đặt ở phía dưới của IC LPDDR4

Định tuyến tín hiệu LPDDR4

Do vì không cần thêm các đoạn dẫn tín hiệu cho tụ giảm xung, chúng ta có thể tận dụng không gian ở lớp dưới cùng để định tuyến tín hiệu. Chúng ta sẽ tuân theo thiết kế tham khảo của i.MX 8M plus và đặt tất cả các cặp tín hiệu DQS ở phía dưới của bảng mạch. Ngoài ra, chúng ta cũng có thể đặt tín hiệu khởi động lại và kích hoạt đồng hồ DRAM ở phía dưới:

Định tuyến DRAM phía dưới

Việc tô màu tín hiệu lệnh/địa chỉ/kiểm soát khác biệt so với nhóm DQ giúp chúng ta xác định chiến lược định tuyến tốt. Các tín hiệu lệnh/địa chỉ/kiểm soát màu xanh lam đều nằm sau hai hàng đầu tiên của các chân tín hiệu trên SoC, ngoại trừ hai tín hiệu đồng hồ. Nếu chúng ta muốn định tuyến các tín hiệu này trên các lớp bên trong, chúng ta cần đảm bảo không có VIA nào từ hai hàng chân tín hiệu ngoài cùng cản trở. Chúng ta có thể kết nối Byte 0 từ kênh A và B cũng như các tín hiệu đồng hồ, tất cả đều có sẵn trên hai hàng ngoài cùng trực tiếp trên lớp trên cùng mà không cần thay đổi lớp:

Định tuyến phía trên DRAM

Byte 1 từ các kênh A và B đều được đặt về phía góc của BGA. Điều này hoàn hảo vì nó cho phép chúng ta di chuyển những tín hiệu đó lên L2 và kết nối chúng với IC DRAM mà vẫn còn đủ không gian giữa hai nhóm định tuyến đó để kết nối các tín hiệu lệnh/địa chỉ/kiểm soát:

Định tuyến DRAM L2

Nói một cách chính xác, chúng ta không thay đổi lớp tham chiếu, nhưng chúng ta đang giới thiệu một lớp thứ hai bằng cách chuyển sang L2. Ngay khi chúng ta đặt một dấu vết với điện áp thay đổi theo thời gian trên một mặt đất, một dòng điện sẽ chảy bất kể có mặt một mặt đất tham chiếu thứ hai hay không. Để cung cấp một đường trở về cho những dòng điện đó cũng như chúng ta đang sử dụng các VIA đường trở về gần với các chuyển đổi lớp trên lớp trên cùng. Các tín hiệu đang chuyển lớp phía sau hai hàng chân ngoài dưới BGA đã có các VIA đường trở về gần đó được hình thành bởi hai hàng chân mặt đất và VIA mặt đất của SoC:

VIA đường trở về cho giao diện DRAM

Dưới đây là một chi tiết nữa cần lưu ý liên quan đến đường trả về. Chúng tôi đang sử dụng cấu trúc lớp micro VIA xếp chồng lệch. Do đó, hai micro VIA liên tiếp cần được đặt cách nhau một khoảng cách tối thiểu nhất định. Một đoạn mạch ngắn là cần thiết để thiết lập kết nối giữa hai VIA liên tiếp. Đoạn mạch này được đặt trên mặt đất phía dưới lớp trên và lớp dưới. Chúng ta phải cẩn thận không tạo ra bất kỳ cắt hoặc khoảng trống nào trên mặt đất có thể làm gián đoạn đường trả về của các đường tín hiệu:

Quản lý đường trả về - khoảng trống và phân chia ở phía bên trái, cải thiện định tuyến ở phía bên phải

Bằng cách sắp xếp các micro VIA và đoạn mạch theo lưới BGA của thiết bị DRAM, chúng ta có thể đảm bảo rằng luôn có một kết nối đất vững chắc phía dưới các đường tín hiệu:

Các đường mạch trên lớp trên và trên L2 được cách nhau một khoảng cố định ít nhất là 0.275mm. Khoảng cách này là cần thiết để đảm bảo rằng chúng ta không tạo ra nhiễu chéo quá mức giữa các tín hiệu này. Chúng ta cũng sẽ phải xác minh điều này trong một mô phỏng sau khi đặt mạch.

Việc còn lại bây giờ để hoàn thành việc định tuyến giao diện DRAM là điều chỉnh độ trễ. Tuy nhiên, chúng tôi sẽ không thực hiện việc này ngay bây giờ. Thay vào đó, việc điều chỉnh độ trễ sẽ được thực hiện cho tất cả các giao diện một khi việc định tuyến hoàn tất. Đối với các thiết kế có mật độ cao hoặc các giao diện yêu cầu nhiều bù đắp độ trễ, tốt nhất là thực hiện việc điều chỉnh chiều dài sớm hơn là muộn. Tuy nhiên, các yêu cầu về thời gian trên LPDDR4 không quá khắt khe nên tôi tự tin rằng chúng tôi sẽ không gặp bất kỳ vấn đề nào nếu chúng tôi xử lý việc này sau.

Hiện tại, việc định tuyến DRAM đã hoàn tất và chúng tôi có thể chuyển sang giai đoạn lập kế hoạch bố trí và định tuyến tất cả các giao diện khác. Tất cả những điều này và nhiều hơn nữa sẽ là một phần của bản cập nhật tiếp theo về dự án mô-đun tính toán mã nguồn mở!