Dự án Pi. MX8 - Phần Bố Trí Bảng Mạch 1

Chào mừng bạn đến với phần thứ ba của dự án mô-đun máy tính mã nguồn mở Pi.MX8! Trong loạt bài viết này, chúng tôi sẽ đi sâu vào thiết kế và kiểm thử một hệ thống trên mô-đun dựa trên bộ xử lý i.MX8M plus từ NXP.

Trong cập nhật cuối cùng, chúng tôi đã xem xét cấu trúc sơ đồ của mô-đun và bắt đầu chuẩn bị bố trí linh kiện sơ bộ. Bây giờ khi chúng tôi đã bố trí linh kiện, chúng tôi có một cái nhìn tốt về mật độ thiết kế và những yêu cầu mà điều này đặt ra cho lớp chồng. Hôm nay, chúng tôi sẽ chọn một lớp chồng phù hợp và bắt đầu định tuyến các đường dẫn đầu tiên.

Xác định lớp chồng

Dựa trên việc bố trí linh kiện và một số yếu tố chiến lược, chúng tôi có thể quyết định công nghệ PCB và lớp chồng mà chúng tôi muốn sử dụng cho thiết kế tiếp theo. Hãy xem xét mật độ linh kiện trước:

Bố trí linh kiện mặt trên

Việc bố trí linh kiện sơ bộ tiết lộ một mật độ thiết kế tổng thể vừa phải. Các linh kiện hoạt động đều được đặt ở mặt trên của bảng mạch, trong khi mặt dưới chủ yếu chứa tụ bù và các mạch điện tử bị động khác. Do đó, mặt dưới của bảng mạch tương đối trống và để lại cho chúng tôi nhiều không gian định tuyến. Tuy nhiên, mục tiêu sẽ là phân bổ không gian này cho các tính năng bổ sung sẽ được triển khai khi mô-đun Pi.MX8 được dự định phục vụ như một nền tảng có thể được cập nhật và mở rộng dựa trên các yêu cầu cụ thể.

Bố trí linh kiện mặt dưới

Nhìn vào việc đặt các linh kiện gần các kết nối giữa các bảng mạch, chúng ta nhận thấy rằng nhiều linh kiện được đặt trực tiếp trên các kết nối ở phía đối diện của bảng mạch. Nếu chúng ta quyết định chỉ sử dụng các VIA tiêu chuẩn kết nối toàn bộ lớp từ lớp trên cùng đến lớp dưới cùng, chúng ta không thể đặt bất kỳ VIA nào trong những khu vực này. Để có thể phân chia tất cả các chân trên các kết nối giữa bảng mạch và định tuyến hiệu quả cho mạch hoạt động nằm ở phía đối diện của các kết nối, chúng ta cần phải nghĩ ra một phương pháp vượt ra ngoài việc chỉ dựa vào các VIA xuyên lỗ. Vì vậy, chúng ta sẽ cần sử dụng một cấu trúc HDI.

Sử dụng cấu trúc HDI giúp dễ dàng mở rộng chức năng của mô-đun ở giai đoạn sau, vì chúng ta không nhất thiết phải sử dụng VIA xuyên lỗ để kết nối thêm linh kiện, và do đó không phải can thiệp nhiều vào việc định tuyến và đặt linh kiện đã được thiết lập.

Đối với mô-đun Pi.MX8, chúng ta sẽ sử dụng cấu trúc lớp 2+N+2. Đây là cấu trúc lớp loại III được định nghĩa trong tiêu chuẩn IPC-2226 và là một trong những cấu trúc HDI được sử dụng phổ biến nhất.

Loại cấu trúc này sử dụng hai bước ép nối tuần tự trong quá trình sản xuất để cho phép micro-VIA kết nối ba lớp ngoài cùng. Một VIA chôn được sử dụng để kết nối cốt lõi cấu trúc không phải là một phần của quá trình sản xuất tuần tự. Các loại prepreg và độ dày của prepreg được sử dụng trong loại cấu trúc lớp này phụ thuộc vào khả năng sản xuất của nhà cung cấp PCB. Độ dày của prepreg ép nối tuần tự được chọn giới hạn bởi tỷ lệ khía cạnh của micro VIA. Trái ngược với VIA được khoan cơ học, micro VIA được tạo ra bằng cách đục lỗ trên prepreg bằng các xung laser ngắn. Thông thường, đường kính VIA giữa 0.08mm và 0.15mm được sử dụng. Tỷ lệ khía cạnh phù hợp cho sản xuất hàng loạt thường nằm trong khoảng 0.6:1 – 0.8:1.

Một prepreg mỏng sẽ đảm bảo yêu cầu về tỷ lệ khía cạnh không bị vi phạm trong khi giảm chiều rộng đường dẫn cho một dấu vết được kiểm soát trở kháng cụ thể. Đối với một microstrip đơn giản trên lớp trên cùng hoặc lớp dưới cùng chỉ với một mặt phẳng tham chiếu thì điều này không phải là vấn đề. Tuy nhiên, chúng ta phải cẩn thận với các dải dẫn nhúng dưới mặt phẳng đất đầu tiên, vì khoảng cách ngắn đến mặt phẳng tham chiếu phía trên và phía dưới các dải dẫn có thể dẫn đến các đường dẫn rất hẹp cho một số giao diện kiểm soát trở kháng cụ thể.

Cấu trúc cuối cùng cho bảng mạch Pi.MX8 đã được tạo ra phối hợp với nhà sản xuất PCB và trông như sau:

Cấu trúc lớp Pi.MX8

Tổng quan, mô-đun sẽ được xây dựng trên một cấu trúc 10 lớp. Các lớp trên cùng, L2, L7 và lớp dưới cùng sẽ được sử dụng làm lớp tín hiệu. Lớp L1, L3, L6 và L8 sẽ được sử dụng làm mặt đất. Hai lớp còn lại L4 và L5 sẽ đóng vai trò là các lớp nguồn. Các lớp nguồn được tạo ra bằng một lớp lá mỏng chỉ 18μm độ dày. Chúng ta phải chú ý đến sự sụt giảm IR cho các lớp này. Các lớp nguồn được ghép chặt với các lớp mặt đất lân cận chỉ với một lớp prepreg 75μm phân cách các lớp này. Điều này dẫn đến dung lượng bổ sung cho các lớp mặt đất, có thể có lợi trong việc cung cấp một trở kháng PDN thấp ở các tần số cao. Chúng tôi sẽ xác minh hành vi của PDN bằng cách mô phỏng một khi chúng tôi hoàn thành bố cục.

Một khía cạnh quan trọng khác cần lưu ý về cấu trúc này là chúng tôi sẽ chỉ sử dụng micro VIAs xen kẽ thay vì chồng chéo. Điều này có nghĩa là micro VIAs không thể được đặt trực tiếp lên trên nhau mà thay vào đó phải được lệch với khoảng cách tối thiểu 0.35mm từ tâm đến tâm. Sử dụng VIAs xen kẽ làm cho việc đăng ký các lớp tuần tự dễ dàng hơn, giảm chi phí sản xuất với một số nhà cung cấp PCB. Phương pháp này cũng được khuyến nghị cho cấu trúc HDI sử dụng nhiều hơn hai chương trình micro VIA để tăng độ tin cậy của micro VIAs. Nhược điểm của việc sử dụng micro VIAs xen kẽ là không gian bổ sung cần thiết để đáp ứng yêu cầu lệch tối thiểu. Các khoảng trống được tạo ra trong lớp mặt đất cũng cần được xem xét khi quản lý đường dẫn trở về cho các dấu vết lân cận.

Định tuyến phá vỡ thành phần

Bây giờ cấu trúc lớp đã được xác định, bước tiếp theo là phá vỡ các tín hiệu của từng thành phần. Trong bước này, chúng tôi sẽ đặt tất cả các VIAs cần thiết cho việc định tuyến tín hiệu và nguồn cho mỗi thành phần. Chúng tôi thực hiện bước này bây giờ vì chúng tôi muốn có tất cả các VIAs được đặt trước khi chúng tôi bắt đầu kết nối các thành phần. Ngay cả trong một cấu trúc HDI, VIAs vẫn chiếm nhiều không gian. Điều này đặc biệt đúng với các VIAs là một phần của mạng lưới phân phối nguồn vì chúng thường kết nối qua toàn bộ cấu trúc. Đặt VIAs trong giai đoạn định tuyến có thể yêu cầu xóa bỏ các dấu vết đã định tuyến trước đó để tạo không gian cho VIAs.

Định tuyến phá vỡ trên lớp trên cùng của mô-đun

Trong hình ảnh trên, chúng ta có thể thấy rằng hầu hết các chân thành phần đều được phá vỡ sử dụng VIAs hoặc để trống không kết nối. Các pad không kết nối sẽ được định tuyến trên lớp trên cùng hoặc được cung cấp thêm không gian để thêm định tuyến phá vỡ sau này. Trong trường hợp sau, điều quan trọng là phải nhớ không đặt bất kỳ dấu vết nào trong những khu vực đó.

Đối với một số linh kiện, sẽ cần phải ghi đè cục bộ các quy tắc thiết kế được định nghĩa trước về độ rộng và khoảng cách dấu vết để có thể thực hiện việc định tuyến phá vỡ. Một ví dụ như là i.MX8 SoC. Khoảng cách chân nhỏ chỉ 0.5mm yêu cầu độ rộng dấu vết là 0.08mm và khoảng cách dấu vết đến pad là 0.085mm. Ngoài những khu vực phá vỡ này, chúng tôi muốn tiếp tục làm việc với quy tắc độ rộng và khoảng cách dấu vết 100um. Có một số cách để triển khai hành vi này trong các quy tắc thiết kế. Một cách là sử dụng thêm các phòng thiết kế được gán một bộ quy tắc riêng biệt. Điều này cho phép một quy trình định tuyến trơn tru khi độ rộng dấu vết được tự động điều chỉnh một khi con trỏ vượt qua biên giới của phòng thiết kế.

Yêu cầu về độ rộng và khoảng cách dấu vết cho việc định tuyến phá vỡ i.MX8

Bằng cách sử dụng phòng thiết kế, độ rộng dấu vết được tự động điều chỉnh trong quá trình định tuyến tương tác:

Trong bản cập nhật tiếp theo, chúng tôi sẽ khám phá cách các quy tắc thiết kế chung được thiết lập theo hồ sơ trở kháng của lớp xếp chồng, cũng như cách tiếp cận việc định tuyến trên các lớp bên trong. Hãy theo dõi để tìm hiểu cách chúng tôi giải quyết bố cục bộ nhớ và điều hướng những khó khăn được giới thiệu bởi HDI stackup đã chọn!