DER RICHTIGE LAYER STACKING

Einer der häufigsten Fehler bei der PCB-Fertigung ist ein ungenauer Lagenaufbau. Wenn dieser nicht überprüft wird, kann er dazu führen, dass der gesamte Vorgang misslingt. Die Zusammensetzung eines PCB mag vom Standpunkt des Stromflusses aus funktionieren. Möglicherweise übersteht diese sogar eine elektrische Prüfung. Bei Designs, in denen die Anordnung zwischen Ebene und Signalschicht und die Entfernung der Lagen untereinander von größter Bedeutung ist, treten diese Mängel jedoch bei der finalen Funktionszusammensetzung auf.

EINFÜHRUNG IN DAS LAYER-STACKING

Um zu gewährleisten, dass der Hersteller über die erforderlichen Informationen zur korrekten Lagenanordnung verfügt und eine Sichtprüfung nach dem Prozess vornehmen kann, müssen die Details direkt im Kupfer ausgearbeitet werden. Es liegt in der Verantwortung des Designers eines starr-flexiblen PCB, diese Kupferfunktionen in das Design zu integrieren.

Die Einbindung der genannten Eigenschaften in die Herstellungsdaten verschafft Ihnen einen hohen Grad an Gewissheit darüber, dass das Layer-Stackingordnungsgemäß aufgesetzt wird. Zusätzlich bieten diese Kupfereigenschaften einen Mechanismus für die Inspektion der finalen Zusammensetzung, sobald diese intern überprüft wird und das Ok dafür bekommt, in die Herstellung zu gehen.

IDENTIFIKATION DER LAGEN DES PCB-STACKS

Die erste Funktion, die dem Kupfer auf jeder Lage hinzugefügt wird, identifiziert die PCB-Stack-Anordnung im Verhältnis zu allen anderen Lagen. Jede Lage erhält eine Anzahl an Lagen, die direkt in die Kupferschicht geätzt werden und deren Position innerhalb des Lagenaufbaus anzeigen. Es reicht nicht aus, die Lagennummer außerhalb der Platinenkonturen zu platzieren, um anzuzeigen, für welche Lage der Vorlagenplan gedacht ist. Die Nummerierung der Lagen muss innerhalb der fertigen Platine integriert werden.

Manche Hersteller verlangen, dass die Lagennummer für die zweite Seitenlage gespiegelt wird. Die Lagennummer sollte in der Nähe des Platinenrands liegen, damit sie nicht mit den elektrischen Eigenschaften des Stromkreises in Berührung kommt. Sie kann die Form einer einzelnen Nummer auf jeder Lage annehmen.

Allerdings dürfen die Nummern nicht übereinander gestapelt angezeigt werden. Sie müssen bei der Ansicht der Kontrollpläne von oben nach unten deutlich sichtbar sein, wenn alle Kontrollpläne übereinander gestapelt sind.

Um die Nummern der Lagen beim Layer-Stacking noch einfacher zu identifizieren, werden diese öfter innerhalb einer rechteckigen Box platziert. Die Eigenschaften von Lötmasken und Siebdrucken müssen aus den die Lagennummern umgebenden Bereichen entfernt werden, um die Ansicht der Lagennummern durch das fertige starr-flexible PCB-Design mit einer Inspektionsleuchte hinter der Zusammensetzung zu vereinfachen. Die Lagennummern dienen als Hinweis dafür, dass alle Lagen vorhanden sind. Zusätzlich erhält der Hersteller so einen Hinweis dafür, für welche Lage der Vorlagenplan vorgesehen ist.

Die Lagennummern eines PCB-Stacks dürfen nicht mit den Kupfereigenschaften wie Energieflächen oder Polygonen auf den Lagen verbunden sein. Wenn nötig, müssen Energieflächen und Polygone dort, wo Lagennummern aufgezeichnet sind, eingerückt angezeigt werden, um den Abstand auf mindestens 0,010“ zwischen den Eigenschaften der Fläche oder des Polygons und den Lagennummern zu erweitern.

Layer-Stacking Abbildung 1: In die Kupfergeometrie für jede Lage eingeätzte Lagennummern.

Abbildung 2: Die Entfernung von Lötmasken anzeigende Lagennummern von PCB-Stacks für die visuelle Inspektion.

STAPELLEISTEN UND TESTSPUREN BEIM LAYER-STACKING

Bei Stapelleisten handelt es sich um Kupfereigenschaften, die am Rand des PCB-Stacks platziert werden, um die visuellen Inspektionen der Lagenanordnung zu vereinfachen. Die Geometrie muss sich über den Platinenrand erstrecken, um das Kupfer freizulegen, wenn das PCB von der Platte geroutet wird. Durch die Beobachtung der Stapelleisten am Rand der fertigen Platine wird die genaue Geometrie des Aufbaus sichtbar. Eine Stapelleiste ist auf Lage 1 50 mils breit und 200 mils lang sowie 100 mils länger auf jeder nachfolgenden Lage.

Das Ziel der Testspur besteht darin, auf jeder Lage des Aufbaus die Dicke und Breite des Kupfers nach dem Ätzen zu überprüfen. Testspuren sind 50 mils lang und 5 mils breit und müssen sich über den Rand der Platine erstrecken, um das Kupfer freizulegen, wenn das PCB von der Platte geroutet wird. Die Randansicht der Testspur kann mit einem Inspektionsmikroskop gemessen werden. Diese Eigenschaft ist bei Designs mit impedanzbasierten Geometrien von großer Bedeutung.

Ähnlich wie eine Mehrlagennummer dürfen Stapelleisten und Testspuren nicht mit den Eigenschaften von Kupfer wie Energieflächen oder Polygonen auf den Lagen verbunden werden. Sie müssen eingerückt werden, um die Abstände auf mindestens 0,010“ zwischen den Eigenschaften der Fläche oder Polygone und den Stapelleisten oder Testspuren zu erweitern.

Layer-Stacking Abbildung 3: Randansicht von Stapelleisten und Testspuren.

Abbildung 4: Dimensionen der PCB-Stack-Stapelleisten und Testspuren aufgezeichnet auf Filmlagen.

Layer-Stacking Abbildung 5: Randansicht von Stapelleisten und Testspuren

ZUSAMMENFASSUNG

Sie können Ihr Layer-Stackingdeutlich verbessern, wenn Sie Lagennummern und Stapelleisten effizient nutzen. Diese Eigenschaften sind in den frühen Phasen des Designs in die PCB-Herstellung und Zusammensetzung integriert. Überlegungen für die nötigen Grundvermögens- und Spannungsabstände müssen in den Planungsphasen des PCB-Layouts berücksichtigt werden.