Panoramica dello standard PCIe 6.0

Proprio mentre ti stavi abituando allo standard PCIe 5.0, hanno deciso di rilasciare un nuovo standard!

Da quando PCI Express è stato introdotto come sostituto della specifica PCI originale, il consorzio PCI-SIG ha raddoppiato la larghezza di banda circa ogni 3 anni. Il ritmo delle modifiche alle prestazioni e l'aumento della larghezza di banda sono improvvisamente accelerati al momento del rilascio di PCIe Gen4, con un intervallo attuale tra le versioni generazionali di circa 2 anni. Dalla sua introduzione, PCIe ha continuato a essere uno standard per l'accesso ad alta larghezza di banda alta a periferiche specializzate.

L'ultima versione di PCIe è Gen6, o PCIe 6.0. Lo standard PCIe 6.0 raddoppia la larghezza di banda dei canali grazie all'introduzione di PAM-4 come metodo di segnalazione nei canali differenziali ad alta velocità. Questo metodo di segnalazione è una novità assoluta per il PCIe ed è un elemento importante che consente di raddoppiare la velocità di trasmissione dei dati prevista dallo standard attuale. In questo articolo, esaminerò i punti importanti dello standard e ciò che i progettisti di PCB possono aspettarsi durante la progettazione di questi canali.

Panoramica sullo standard PCIe 6.0

Le principali caratteristiche prestazionali dei canali PCIe 6.0 sono riassunte nella tabella seguente. Queste specifiche sono aggiornate alla pubblicazione finale dello standard PCIe 6.0 da parte del consorzio PCI-SIG nel gennaio 2022.

PAM-4 e interoperabilità

Come già detto sopra, PCIe 6.0 utilizza i link PAM-4, mentre PCIe 5.0 e le specifiche precedenti utilizzano NRZ. Sebbene gli standard di segnalazione siano ancora diversi, la retrocompatibilità è garantita tramite il dispositivo PCIe 6.0 che utilizza un collegamento PAM-4 con due livelli di segnale efficaci. Il passaggio a PAM-4 con un filtro FIR a 4 tap per l'equalizzazione a feedback distribuito contribuisce al ripristino del segnale sul ricevitore per aiutare a compensare la perdita ad alta frequenza con un guadagno DC regolabile.

Correzione dell'errore di inoltro (FEC)

La transizione alla codifica PAM-4 consente di ottenere un BER significativamente più elevato rispetto a NRZ. Il FEC viene utilizzato nella Gen6 per compensare il valore di BER più elevato nei canali instradati. In PCIe 6.0, il meccanismo FEC funziona in combinazione con il controllo della ridondanza ciclica (CRC) con un obiettivo di latenza inferiore a 2 ns. A titolo di confronto, alcuni standard di segnalazione hanno una latenza FEC superiore a 100 ns, che non soddisfa i requisiti di larghezza di banda e latenza della tecnologia PCIe.

Il FEC con segnalazione PAM-4 contribuisce inoltre ad aumentare la portata di una corsia PCIe 6.0 in modo da renderla sostanzialmente uguale a quella di una corsia PCIe 5.0. Questo perché la velocità dei dati nel canale è aumentata, ma la larghezza di banda del segnale (frequenza di Nyquist) non aumenta.

Codifica FLIT (Flow Control Unit)

Lo standard PCIe 5.0 e le generazioni precedenti utilizzavano uno schema di clock incorporato con codifica fissa a 2 bit. L'efficienza dei pacchetti nello standard PCIe 6.0 è maggiore grazie all'eliminazione della codifica 128B/130B e dell'overhead dei pacchetti del livello di collegamento dati (DLLP). Sia FEC che CRC richiedono una dimensione FLIT fissa per applicare la correzione degli errori; pertanto, PCIe 6.0 utilizza FLIT per semplificare la gestione dei dati e la correzione degli errori.

Driver di mercato per PCIe 6.0

PCIe è un aggiornamento importante rispetto allo standard PCIe 5.0, ma non è presente in tutti i dispositivi integrati. Una velocità di trasferimento dati di 64 GT/s per corsia è qualcosa di cui solo i sistemi integrati più avanzati avranno mai bisogno. Il dispositivo integrato con la larghezza di banda più elevata con cui abbia mai lavorato per la fusione dei dati dei sensori funzionava con canali 28G e 56G, e questi sistemi sono rari al di fuori degli ambienti e dei data center militari e aeronautici. Sebbene questi tipi di sistemi siano utilizzati in applicazioni molto avanzate, non sono i fattori principali che guidano la necessità di PCIe 6.0 nel mercato.

Quindi, cosa determina la necessità di una maggiore larghezza di banda per raggiungere le periferiche? Tra i principali fattori che guidano questa esigenza c'è l'ambiente informatico dei moderni data center, per lo più controllati da grandi fornitori di servizi cloud. Alcune delle applicazioni principali includono:

• Intelligenza artificiale nel data center, che facilita le applicazioni Web o sarebbe accessibile come servizio da dispositivi e applicazioni incorporati
• Accesso ai protocolli di rete con larghezza di banda più elevata (Ethernet 800G)
• L'introduzione degli SSD, che prevede l'uso di nuove generazioni di PCIe per accedere alle risorse di archiviazione situate nei data center e nei server periferici

Un'interfaccia PCIe 6.0 16x fornirà una velocità di trasferimento dati di 128 GB/s sull'intera interfaccia; se aggregata e confrontata con l'Ethernet 800G, vediamo che l'interfaccia 16x può fornire il throughput di 800 Gbps necessario per questo standard di rete avanzato. Grazie al meccanismo di raddoppio della larghezza di banda attraverso la segnalazione PAM-4, la progettazione PCB con PCIe 6.0 seguirà molte delle stesse tecniche di layout e routing per PCB ad alta velocità utilizzate con altri standard ad alta velocità.

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