Chiplets i zaawansowane pakowanie: modułowa integracja dla elektroniki nowej generacji

Era „większe znaczy lepsze” w projektowaniu półprzewodników oficjalnie dobiegła końca. Przez dekady prawo Moore’a — obserwacja, że liczba tranzystorów na mikrochipie podwaja się co dwa lata — było podtrzymywane po prostu przez zmniejszanie komponentów. Jednak gdy wchodzimy w obszar 3 nm i 2 nm, odkrywamy, że tradycyjne monolityczne (jednoukładowe) systemy-on-chip (SoC) stają się ekonomicznie nie do utrzymania. Produkcja ogromnych, pojedynczych układów scalonych w tych najbardziej zaawansowanych węzłach technologicznych prowadzi do gwałtownego spadku uzysku; pojedynczy pyłek kurzu może zniszczyć cały wafelek krzemowy wielkości talerza obiadowego, windując koszty do astronomicznego poziomu.

Rozwiązanie nie sprowadza się już tylko do tego, ile tranzystorów da się upchnąć na jednym kawałku krzemu, ale do tego, jak skutecznie można połączyć ze sobą różne jego fragmenty. Wkraczamy więc w erę chipletów i zaawansowanego pakowania — modułowej „legolizacji” elektroniki, która ma szansę zdemokratyzować obliczenia wysokiej wydajności.

Najważniejsze wnioski

• Chiplety zastępują duże monolityczne SoC. Mniejsze układy scalone poprawiają uzysk, obniżają koszty i pozwalają łączyć różne węzły technologiczne w jednej obudowie.
• Zaawansowane pakowanie (2.5D i 3D) umożliwia integrację o wysokiej gęstości. Interposery umieszczane obok siebie oraz pionowe układanie warstw zwiększają wydajność, ale wprowadzają poważne wyzwania termiczne.
• Standaryzacja jest kluczowa. Interfejsy takie jak UCIe pozwalają chipletom od różnych dostawców komunikować się ze sobą, ograniczając uzależnienie od jednego producenta i umożliwiając rozwój szerszego ekosystemu.
• Niezawodność i sourcing stają się jeszcze ważniejsze. Testowanie Known-Good-Die, lepsze metody dicingu oraz ścisła współpraca między zespołami odpowiedzialnymi za krzem, pakowanie i OSAT są niezbędne, aby zapewnić sukces na poziomie całego systemu.

Architektura: jak układamy karty

Podstawową zmianą architektoniczną jest deagregacja — podział dużego, złożonego projektu na mniejsze, funkcjonalne układy scalone zwane chipletami. Pozwala to inżynierom mieszać i dopasowywać komponenty do konkretnych potrzeb, zgodnie z koncepcją znaną jako integracja heterogeniczna.

Na przykład po co marnować drogi obszar 5 nm na układ I/O albo komponent RF, który działa doskonale w procesie 28 nm? Rozdzielając je, można zastosować najbardziej opłacalny węzeł technologiczny dla każdej konkretnej funkcji w ramach tej samej obudowy.

Pakowanie 2.5D

W pakowaniu 2.5D chiplety są umieszczane obok siebie na krzemowym interposerze lub mostku, takim jak Intel EMIB (wbudowany most połączeń między wieloma układami scalonymi). Struktury te zapewniają połączenia o wysokiej gęstości, które umożliwiają przepływ danych między układami przy minimalnych stratach, skutecznie „oszukując” system, by traktował je jak jeden kawałek krzemu.

Pakowanie 3.0D

Gdy kończy się miejsce w poziomie, przechodzimy do pionu. Pakowanie 3D polega na układaniu pamięci bezpośrednio na logice. Osiąga się to za pomocą TSV (through-silicon vias), czyli pionowych miedzianych przelotek przechodzących przez krzem i łączących warstwy. Ta pionowa integracja jest ostateczną bronią przeciw opóźnieniom, ponieważ umieszcza pamięć zaledwie kilka mikrometrów od mocy obliczeniowej.

Problem „termicznej kanapki”

Choć układanie chipów warstwowo rozwiązuje problem opóźnień, tworzy też termiczną kanapkę. W stosie 3D środkowe warstwy są uwięzione i nie mają bezpośredniej drogi do radiatora. To nie tylko wąskie gardło wydajności, ale również koszmar pod względem niezawodności. Ciepło z wysokowydajnego układu logicznego może przenikać do wrażliwej pamięci HBM (high bandwidth memory), prowadząc do przekłamań bitów lub trwałego uszkodzenia danych.

Zlokalizowane hotspoty, gdzie jednostka arytmetyczno-logiczna generuje intensywne ciepło, mogą szybko przekroczyć możliwości przewodzenia cieplnego otaczającego krzemu. Aby temu zaradzić, inżynierowie sięgają po kilka innowacyjnych rozwiązań:

• Floorplanning uwzględniający aspekty termiczne: Umieszczanie najgorętszych bloków przy krawędziach układu scalonego, aby ułatwić odprowadzanie ciepła.
• Termiczne TSV: Wdrażanie przelotek odprowadzających ciepło zamiast danych, działających zasadniczo jak wewnętrzne radiatory układu.
• Aktywne chłodzenie mikroprzepływowe: W skrajnych przypadkach kanały chłodzące są trawione bezpośrednio w krzemie, co pozwala cieczy chłodzącej przepływać przez samo serce układu.

Rozwiązanie problemu połączeń rodem z wieży Babel

Historycznie największą barierą dla modułowego ekosystemu były zastrzeżone, „sekretne” interfejsy. Jeśli kupiłeś chiplet od dostawcy A, po prostu nie mówił on tym samym językiem co chiplet od dostawcy B — techniczna wieża Babel, która często pozostawiała inżynierów w ślepym zaułku.

Standaryzacja wreszcie przychodzi z pomocą dzięki UCIe (Universal Chiplet Interconnect Express). Ten otwarty standard ma na celu stworzenie ekosystemu plug-and-play, ale co ważniejsze, oferuje wyjście z komercyjnej pułapki uzależnienia od jednego dostawcy. Dla firm elektronicznych ze średniego segmentu rynku takie otwarte ekosystemy, wspierane przez grupy takie jak Open Compute Project, są świętym Graalem, ponieważ gwarantują, że nie zostaną uwięzione w zastrzeżonym ekosystemie jednego dostawcy.

Sourcing i niezawodność: Known-Good Die

W systemie modułowym stawka związana z sourcingiem jest niezwykle wysoka. Jeśli składasz obudowę z pięciu chipletów, a jeden z nich okaże się wadliwy, cały zespół — włącznie z czterema sprawnymi układami i drogim interposerem — trafia na złom. To doprowadziło do logistycznej konieczności stosowania Known-Good Die.

Aby zapewnić niezawodność, zespoły zakupowe i inżynieryjne muszą wyjść poza standardowe testowanie sondami:

1. WLBI (Wafer-Level Burn-In): Testy obciążeniowe układów na poziomie wafla w celu wyeliminowania wczesnych awarii jeszcze przed pakowaniem.
2. Wysokie wyniki ATPG: Wymaganie od dostawców wyników Automatic Test Pattern Generation na poziomie >99%, aby zapewnić integralność logiki.
3. Integralność dicingu: Ocena metod takich jak stealth dicing lub plasma dicing zamiast tradycyjnego dicingu mechanicznego, aby uniknąć mikropęknięć, które mogłyby ujawnić się pod wpływem naprężeń termicznych.
4. Binowanie termiczne: Wykorzystywanie układów scalonych o najniższym prądzie upływu specjalnie w centrum stosu 3D, gdzie zarządzanie ciepłem jest najtrudniejsze.

Przy pozyskiwaniu tych komponentów kluczowe jest korzystanie z narzędzi takich jak Octopart, aby mieć pewność, że części pochodzą od autoryzowanych dystrybutorów. Projektowanie systemu modułowego wokół chiplettu zbliżającego się do końca cyklu życia to przepis na katastrofę, dlatego rygorystyczne kontrole cyklu życia są obowiązkowe na etapie zakupów.

Współpraca ze Złotym Trójkątem

Złożoność zaawansowanego pakowania oznacza, że silosowe podejście do projektowania odeszło do przeszłości. Trzeba wejść w przepływ współprojektowania, w którym inżynier odpowiedzialny za pakowanie przegląda floorplan krzemu jeszcze przed tape-outem. Ta współpraca między projektantem IC, projektantem obudowy i partnerem OSAT (Outsourced Semiconductor Assembly and Test) jest często nazywana Złotym Trójkątem.

Wybierając OSAT (takiego jak Amkor, ASE lub TSMC), upewnij się, że ma on jasną roadmapę dla hybrid bonding i montażu wafer-to-wafer. Technologie te są przyszłością integracji o wysokiej gęstości.

Istnieje też istotna przeszkoda komercyjna: pytanie „kto płaci?”. Jeśli wysokowydajny układ scalony wart 500 USD zostanie uszkodzony podczas montażu przez wadliwy krzemowy interposer wart 50 USD, kto pokrywa koszt? Ustalenie z partnerami jasnych protokołów dotyczących strat uzysku na styku układ–obudowa jest niezbędne jeszcze przed rozpoczęciem produkcji.

Projektowanie pod kątem testów i symulacji

Ponieważ nie da się fizycznie dotknąć środkowej części stosu 3D sondą, „czarnoskrzynkowy” charakter zaawansowanego pakowania wymaga solidnego podejścia Design for Test. Inżynierowie muszą uwzględniać JTAG oraz wewnętrzne struktury autotestujące już w samej architekturze chipletów, aby diagnozować problemy po montażu.

Ponadto narzędzia programowe stały się fundamentem udanej integracji. Platformy takie jak Altium Develop oferują rozszerzenia do analizy zasilania i integralności sygnałowej, które pozwalają symulować profil elektryczny i termiczny całej obudowy jako jednego, spójnego systemu. Symulowanie tych złożonych interakcji przed produkcją to jedyny sposób, aby uniknąć koszmaru kosztownego przeprojektowania.

Przyszłość jest modułowa

Zwrot w stronę chipletów to najważniejsza zmiana w filozofii półprzewodników od dekad. Odchodząc od monolitycznego podejścia „wszystko na jednym chipie”, otwieramy drogę do bardziej elastycznej, opłacalnej i wydajniejszej elektroniki.

Przyszłość elektroniki nie zależy już tylko od tego, co zostanie wytrawione w krzemie, ale od tego, jak inteligentnie potrafimy to wszystko połączyć. Dla firm ze średniego segmentu rynku ta modułowa rewolucja jest kluczem do konkurowania z gigantami, oferując drogę do obliczeń wysokiej wydajności bez astronomicznych kosztów uzysku monolitycznych układów 2 nm.

Często zadawane pytania

Czym są chiplety i dlaczego zastępują monolityczne SoC?

Chiplety to małe, funkcjonalne układy scalone współpracujące ze sobą w jednej obudowie. Zastępują duże monolityczne SoC, ponieważ mniejsze układy oferują wyższy uzysk, niższy koszt i lepszą optymalizację pod kątem węzła technologicznego. Zamiast używać drogiego krzemu 3 nm lub 5 nm do wszystkiego, każdy chiplet może korzystać z najlepszego węzła dla swojej funkcji, co umożliwia bardziej efektywne i skalowalne projekty.

Jaka jest różnica między pakowaniem 2.5D a 3D?

Pakowanie 2.5D polega na umieszczaniu chipletów obok siebie na interposerze lub krzemowym mostku, co umożliwia połączenia o wysokiej przepustowości na krótkich dystansach.

Pakowanie 3D układa układy scalone pionowo z użyciem TSV, umieszczając pamięć i logikę bardzo blisko siebie, aby uzyskać ultraniskie opóźnienia.

Inżynierowie wybierają między nimi w zależności od wymagań wydajnościowych, ograniczeń termicznych i złożoności systemu.

Dlaczego zarządzanie temperaturą jest tak dużym wyzwaniem w układach 3D IC?

Układanie układów scalonych warstwowo tworzy termiczną kanapkę, zatrzymując ciepło w środkowych warstwach. Może to powodować hotspoty w układach logicznych, uszkodzenie danych w pamięci lub przedwczesną awarię urządzenia. Aby zarządzać ciepłem, inżynierowie polegają na:

• Floorplanningu uwzględniającym aspekty termiczne
• Termicznych TSV (przelotkach odprowadzających ciepło)
• Mikrochłodzeniu przepływowym w skrajnych przypadkach

Metody te pomagają utrzymać wydajność i niezawodność w gęstych, wysokoenergetycznych stosach 3D.

Czym jest UCIe i dlaczego jest ważne dla ekosystemów chipletów?

UCIe (Universal Chiplet Interconnect Express) to otwarty standard połączeń die-to-die, który umożliwia komunikację między chipletami od różnych dostawców. Rozwiązuje problem interoperacyjności tworzony przez zastrzeżone interfejsy i ogranicza uzależnienie od jednego producenta. UCIe jest kluczowe dla stworzenia prawdziwego rynku chipletów, na którym firmy mogą dowolnie łączyć komponenty, aby budować modułowe systemy o wysokiej wydajności.