Wykorzystanie zakończeń do kontroli odbić

W poprzednim dwuczęściowym artykule omówiłem odbicia, ich pochodzenie oraz jak wpływają na sygnał, używając jako przykładu typowego niezakończonego obwodu CMOS 5V. Jak wcześniej zauważono, te informacje dotyczą każdej rodziny logiki. Ten artykuł skupi się na tym, jak można kontrolować odbicia za pomocą różnych zakończeń. W dyskusji zostanie zawarty opis właściwości tych zakończeń oraz które z nich najlepiej sprawdzają się w konkretnych implementacjach projektowych.

Szybki przegląd

W wyżej wspomnianym artykule omówiono odbicia i ich zachowanie na linii transmisyjnej. W istocie zademonstrowano, że energia EM podróżująca wzdłuż linii transmisyjnej będzie się odbijać wzdłuż tej linii, chyba że zostanie pochłonięta. Omówiono dwa typy odbić — przekroczenie lub niedociągnięcie — i podano dane, które pokazały, że niedociągnięcie jest głównym problemem.
Dla przypomnienia, w górnej części Rysunku 1, znajduje się niezakończony obwód CMOS 5V sterujący linią transmisyjną 50 omów.

Ten obwód jest na tyle szybki, że odbite energia na tej linii powoduje, że napięcie, które pojawia się na wejściu do obciążenia, jest podwójne w stosunku do poziomu napięcia, który początkowo został wysłany wzdłuż linii transmisyjnej. Podczas tego procesu, podwojenie przekroczyło maksymalne dopuszczalne napięcie „1” wynoszące +5,7 wolta.
Dolna część Rysunku 1 pokazuje zarówno narastające, jak i opadające zbocza próbnego obwodu. Opadające zbocze również się podwaja i spada poniżej ziemi o więcej niż 2 wolta, co przekracza limit napięcia wynoszący -0,7V.

Dwie poziome linie pokazują maksymalne dopuszczalne wahania sygnału. 

Powodem nadmiernych napięć jest zbyt duża wielkość sygnału, który został wysłany wzdłuż linii transmisyjnej. Gdy się podwoił, wynikowe napięcie było zbyt duże. Wartość napięcia, które zostało wysłane wzdłuż linii transmisyjnej, jest określona przez dzielnik napięcia utworzony przez impedancję wyjściową sterownika i impedancję linii transmisyjnej, jak pokazano na Rysunku 2.

Zakończenia szeregowe i równoległe

Istnieje sposób, aby uczynić dwie impedancje w powyższym równoważnym obwodzie tej samej wielkości. Aby to osiągnąć, sygnał startowy 5 woltów zostanie podzielony na pół, a sygnał, który zaczyna biec wzdłuż linii, będzie miał 2,5 wolta, co jest dokładnie tym, czego potrzeba. Rysunek 3 pokazuje, jak to jest zrobione. 

Stosunek dzielnika jest dostosowany przez dodanie rezystora 25-omowego do wyjścia sterownika. Jest to przykład zakończenia szeregowego. 

Jak wcześniej, sygnał 2,5V przeszedł przez linię transmisyjną, docierając do obwodu otwartego. Ten obwód otwarty nie pochłonął energii w polu EM. W podróży wychodzącej, pasożytnicza pojemność linii transmisyjnej została naładowana do V/2, czyli +2,5 wolta. W podróży powrotnej, pasożytnicza pojemność została naładowana resztę drogi do +5 woltów. Kiedy pole EM wróciło do źródła, napotkało równoważny obwód pokazany na Rysunku 4.

Na rysunku 4, Zout wynosi 25, a Zst (terminator szeregowy) to 25 omów, co daje łącznie 50 omów, a źródło napięcia stanowi zwarcie. Impedancja linii transmisyjnej wynosi 50 omów. Efektem jest zapewnienie doskonałej transmisji. Zakończenie 50-omowe pochłania całą energię w powracającym polu EM, więc nie ma odbicia. Oznacza to, że obwód jest stabilny przy +5 woltach. Gdy sygnał przełącza się z logiki 1 na logikę 0, zachodzą te same zdarzenia. Obciążenie jest zaopatrywane w kwadratową falę, która była zamierzona, i nie naruszono nominalnego napięcia części.

W związku z tym, obwód na Rysunku 3 jest określany jako "zakończony szeregowo". Wynikające przełączanie często określa się mianem przełączania z odbitym falowaniem, ponieważ dane stają się poprawne wzdłuż całej linii tylko wtedy, gdy odbita fala przechodzi obok w drodze powrotnej do źródła. Jak można zauważyć, przebieg napięcia na każdym końcu linii jest inny. Tylko na końcu linii, gdzie znajduje się obciążenie, w każdej chwili występują prawidłowe poziomy logiczne. W dowolnym miejscu pomiędzy sterownikiem a obciążeniem, poziomy napięcia są przez pewien czas na pół drogi między 1 a 0. Jest to nieprawidłowy stan logiczny. W związku z tym, obciążenia wrażliwe na krawędzie, takie jak wejścia zegarowe, nie mogą być umieszczone nigdzie indziej, jak tylko na końcu linii najdalszym od sterownika.

Przełączanie z odbitym falowaniem na Rysunku 3 jest podstawą dla magistrali PCI. Jest to metoda o najniższym zużyciu energii do przesyłania sygnałów wysokiej prędkości. Jednak istnieją ograniczenia, gdy jest używana dla magistrali takiej jak PCI. Ograniczenie to czas trwania dwóch poziomów napięcia referencyjnego, podczas gdy sygnał wykonuje podróż w obie strony na magistrali.

Do momentu, gdy ten "czas martwy" nie upłynie, nie można wykonywać operacji logicznych. Dlatego oryginalna magistrala PCI 33 MHz miała ograniczoną przepustowość. Dostępna dla użytkownika wydajność szybkiego procesora była ograniczona. Oryginalna magistrala PCI 33 MHz mogła mieć długość do 30 cali. Opóźnienie w obie strony na takiej magistrali wynosiło 10 nanosekund. Całkowity czas w jednym okresie zegara to tylko 30 nanosekund. Na każdym zboczu przełączania 10 nanosekund jest zużywanych jako czas martwy. Pozostaje tylko 10 nanosekund na dwie poziomy logiczne. Zwiększenie częstotliwości zegara nie zmniejsza czasu martwego. Tylko redukuje czas, w którym dane są poprawne.

Przeszliśmy od magistral PCI 33 MHz do systemów magistrali 66 MHz i 100 MHz. Jest to możliwe dzięki następującemu:

• Specyfikacja magistrali PCI 66 MHz stanowi, że maksymalna długość magistrali nie może przekraczać 9 cali. Opóźnienie w obie strony tej długości magistrali wynosi 3 nanosekundy. Z tego 15-nanosekundowego okresu zegara tylko 6 nanosekund jest używanych jako czas martwy, 9 nanosekund pozostaje na operacje logiczne. To wystarcza, aby zaspokoić potrzeby przełączania.
• Magistrala PCI o częstotliwości 100 MHz ma okres zegara wynoszący tylko 10 nanosekund. Aby to było możliwe, długość magistrali jest ograniczona do 5 cali lub opóźnienia w podróży w obie strony wynoszącego 3 nanosekundy.

Poprzednia dyskusja porusza kilka interesujących kwestii. Aby używać logiki z terminacją szeregową w systemie zorganizowanym w magistralę, konieczne jest zmniejszenie rozmiaru systemu w miarę wzrostu częstotliwości zegara. To minimalizuje czas martwy. Przy częstotliwościach zegara powyżej 100 MHz staje się trudno budować znaczące systemy tego typu. Więc, jak możliwe jest, że superkomputery o częstotliwościach zegara przekraczających GHz działają?

Jeśli założymy, że energia EM jest absorbowana na końcu linii przez umieszczenie tam zakończenia, jak pokazano na Rysunku 5, zdarzenia w pierwszej części operacji są takie same jak we wszystkich poprzednich przykładach. 

Napięcie referencyjne +3,3 wolta jest wysyłane w dół linii transmisyjnej jako sygnał. 2 nanosekundy później, pole EM dociera na końcu linii. Rysunek 6 przedstawia to zarówno dla zbocza narastającego, jak i opadającego. Na całej długości linii transmisyjnej występują te same przebiegi fal. Nie wydaje się, aby występowały jakiekolwiek nielegalne stany logiczne lub odbicia. 

Niestety, ponieważ jest to obwód CMOS o napięciu 5 woltów, minimalny poziom logiki 1 dla tej rodziny to +4,2 wolta. Poziom logiki 1 na rysunku 6 nie osiąga tego poziomu. Mimo braku odbić, układ nie będzie działał, więc należy podjąć jakieś kroki, aby podnieść poziom logiki 1. Dzielnik utworzony przez impedancję wyjściową i impedancję linii ustala poziom logiki 1. Jeden z tych czynników musi ulec zmianie. Trudno jest zmienić impedancje linii na tyle, aby rozwiązać ten problem, więc należy zmniejszyć impedancję wyjściową sterownika. Rysunek 7 przedstawia tę sytuację. 

Znaleziono nowy sterownik o impedancji wyjściowej 5 omów. Tym razem układ ma sterownik CMOS o napięciu 3,3 wolta. Jak widać, napięcie na ławce, które jest logiką 1, wynosi 10/11 V, czyli 3 woltów. Jest to odpowiedni poziom logiczny 1 dla tego układu. Wszystkie warunki zostały spełnione i nie ma nielegalnych stanów logicznych. Ponadto, obciążenie może być umieszczone w dowolnym miejscu wzdłuż linii transmisyjnej z pewnością, że zawsze będzie widziało właściwy sygnał logiczny. Nazywa się to terminacją równoległą. Jest to metoda zakończenia stosowana we wszystkich bardzo szybkich ścieżkach logicznych. Jednak ten protokół sygnalizacyjny ma również swoje wady pod względem zużycia energii. Przy wahaniu sygnału 3,3 wolta, moc na linię sygnałową zbliża się do 1/5 wata, co jest zdecydowanie za dużo, aby można było używać w praktycznych systemach. Z tego powodu wahania sygnałów wszystkich rodzin logicznych przeznaczonych do zastosowania w terminacji równoległej są małe. Na przykład, wahania sygnału ECL wynoszą około 1 wolta; wahania sygnału GTL to 800 milivoltów, a wahania sygnału LVDS to 400 milivoltów.

Poprzednio omówione rodziny logiki niskiego poziomu działają bardzo dobrze przy wysokich prędkościach. Jednak ze względu na małe zmiany sygnału, nie mają one dużej marginesu szumów. W rezultacie zarządzanie szumami staje się bardzo ważną częścią procesu projektowania. Jest to szczególnie prawdziwe, gdy mamy do czynienia z mieszanym systemem logicznym, który zawiera obwody CMOS o napięciu 3,3 wolta lub 5 woltów.

Ważne jest, aby pamiętać, że gdy używana jest terminacja równoległa, napięcie na ławce jest napięciem logiki 1. Aby stworzyć napięcie logiki 1, które jest wystarczająco duże dla prawidłowego działania, impedancja wyjściowa sterownika musi być znacznie mniejsza niż impedancja linii.

Inne rodzaje terminacji

Oprócz terminacji szeregowych i równoległych, czasami proponuje się inne terminacje jako rozwiązania na odbicia. Do tych terminacji należą:

• Terminacje AC.
• Terminacje diodowe.
• Terminacje Thevenina.

1. Sieci Thevenina jako podciągnięcia lub podciągnięcia w dół.

• Terminacje szeregowe i równoległe używane na tej samej sieci.

Te terminacje oraz ich technologiczną ważność, lub jej brak, badane są poniżej.

Zakończenia AC są czasami sugerowane jako sposób na kontrolę podwajania napięcia na otwartym końcu linii transmisyjnej. Zakończenie AC łączy równoległy rezystor końcowy z końcem sieci za pomocą małego kondensatora. Celem tego podejścia jest zapewnienie zakończenia w czasie przełączania krawędzi i odłączanie go, gdy poziomy logiczne są w stanie „stałym”. Ta metoda została pierwotnie opracowana, gdy krawędzie TTL stały się na tyle szybkie, że przekroczyły ¼ TEL (przejściową długość elektryczną) i powodowały nadmierne napięcia na wejściach bramek. Gdy zakończenie AC jest dołączone do końca sieci, wynikiem jest rosnąca lub opadająca krawędź, która ma stałą czasową RC, skutecznie spowalniającą krawędź, jednocześnie ograniczając przekroczenie. Jeśli degradacja krawędzi jest akceptowalna, zakończenie AC może być sposobem na radzenie sobie z szybkimi krawędziami.

Na rysunku 8, górna część rysunku pokazuje ten sam obwód, co na Rysunku 1, ale z zakończeniem AC. 

Jak widać, gdy wartość rezystora i kondensatora jest dobrana tak, aby przekroczenie nie przekraczało Vdd +0,7 wolta, sygnał zaczyna przypominać falę sinusoidalną, a krawędzie nie są już ostre.

Jeśli częstotliwość zegara zostanie zwiększona znacznie powyżej 66 MHz w tym przykładzie, przebieg staje się bardziej podobny do fali sinusoidalnej niż kwadratowej, i nie jest już w stanie utrzymać wymaganego zakresu sygnału. Problem ten występuje podczas próby użycia zakończenia AC z tablicami DRAM. Nie jest to dobrze zachowująca się metodologia przy wysokich częstotliwościach zegara i powinna być rozważana jedynie jako rozwiązanie „plaster na ranę” dla obwodu, który od początku powinien być zaprojektowany z prawdziwym zakończeniem szeregowym lub równoległym.

Zakończenia diodowe na końcu linii transmisyjnej zamiast zakończenia rezystancyjnego są kolejnym przykładem podejścia typu „plaster na ranę”. Zamiast projektować linie transmisyjne z odpowiednimi zakończeniami, które zapobiegają nadmiernemu przekroczeniu, para diod jest dołączana między linię sygnałową a dwie szyny zasilające i jest zorientowana tak, że gdy przekroczenie przekracza Vdd, jedna dioda włącza się jako zacisk. Jest to pokazane na Rysunku 9.

Gdy przekroczenie próbuje spaść poniżej Vss (źródło napięcia zasilającego), druga dioda włącza się jako zacisk. To rozwiązanie działa, jednak diody muszą być diodami Schottky'ego, aby włączały się wystarczająco szybko. Ponadto, koszt na linię tego konkretnego podejścia jest dość wysoki.

Dotychczas opisane zakończenia równoległe były podłączone do masy. Jest to masa symboliczna, ponieważ rzeczywiste zakończenia równoległe zawsze są podłączone do specjalnego napięcia terminatora, a nie do masy, Vdd (Voltage drain) lub Vee (Voltage emitter). W przypadku ECL, który działa między masą a -5,2 wolta, rezystory zakończeniowe są faktycznie podłączone do specjalnego zasilania Vtt (Voltage termination), które wynosi -2,0 wolta. Zakończenia GTL są podłączone do +1,2 wolta, podczas gdy równoległe zakończenia dla CMOS 2,2 wolta są podłączone do +1,1 wolta.

Przy użyciu wyżej wymienionych rodzin logiki konieczne jest dodanie zasilacza i płaszczyzny zasilania, aby dostarczyć potrzebne napięcia terminatorów. Jeśli istnieje tylko kilka obwodów wymagających równoległych zakończeń, jak ma to miejsce w przypadku użycia PECL jako interfejsu do nadajnika-odbiorcy, oznacza to duży wydatek dla zaledwie kilku linii.

Inne podejście do tego problemu polega na użyciu sieci dwóch rezystorów do emulacji impedancji terminatora i napięcia terminatora. Jest to określane jako równoważnik Thevenina i jest przedstawione na rysunku 10.

Aby określić wartości rezystorów potrzebnych do stworzenia równoważnego napięcia i impedancji, konieczne jest rozwiązanie dwóch równań przedstawionych na tej figurze. Tutaj, Vcc to napięcie z zasilacza podłączonego do terminala kolektora tranzystora bipolarnego. Vt to transformator napięcia.

Sieć Thevenina może być użyta do stworzenia podciągnięcia do pewnego napięcia innego niż Vdd lub do podciągnięcia do napięcia innego niż masa. Przykładem tego jest sieć rezystorów na płycie tylniej magistrali VME.

Rysunek 11 jest przykładem sieci podciągającej. 

Wyjście TTL ma niesymetryczne wyjście. Impedancja wyjścia podczas przełączania z 1 na 0 jest znacznie niższa niż podczas przełączania z 0 na 1. Z powodu tego braku symetrii, czas narastania może być zbyt wolny, aby zadowolić marginesy czasowe. Dodanie podciągnięcia do +3V, co jest maksymalną wartością 1 dla TTL, dostarcza więcej mocy do ładowania linii. To skutkuje poprawą krawędzi narastającej, podczas gdy krawędź opadająca jest tylko umiarkowanie pogorszona.

Tabela 1 przedstawia wszystkie sposoby zakończenia linii transmisyjnej i ich specyficzne charakterystyki operacyjne.

Rysunek 12 pokazuje lokalizację każdego zakończenia w sieci.

Chociaż w Tabeli 1 wymieniono pięć rodzajów zakończeń, tylko trzy z nich są naprawdę użyteczne. Obejmują one: zakończenie szeregowe, zakończenie równoległe i równoważne zakończenie równoległe Thevenina. 

Cała logika, która jest przeznaczona do użytku w szybkim sygnalizowaniu, może być obsługiwana za pomocą jednego z tych wcześniej wymienionych zakończeń. Jeśli zestaw reguł projektowych wydaje się wymagać zakończeń AC lub terminatorów diodowych, dobrym pomysłem jest ponowne przejście przez proces decyzyjny, aby ustalić, dlaczego ich użycie zostało określone. Bardzo prawdopodobne jest, że błąd został popełniony podczas tworzenia reguł projektowych. 

W prawie każdej z naszych klas postrzegano, że na sieci potrzebne są zarówno zakończenie szeregowe, jak i równoległe. Rysunek 13 przedstawia sieć ECL, która ma zakończenie szeregowe na wyjściu sterownika i zakończenie równoległe na końcu obciążenia. 

Jak można zauważyć, sygnał, który dociera do obciążenia, nigdy nie osiąga wymaganych -0,8 wolta dla logicznej jedynki ECL. Dzieje się tak, ponieważ szeregowe zakończenie i linia transmisyjna dzielą sygnał wyjściowy zanim ten zacznie przemieszczać się po linii transmisyjnej. Ponieważ na końcu obciążenia znajduje się równoległe zakończenie, nie ma możliwości, aby ten sygnał podwoił się, aby osiągnąć prawidłową logiczną jedynkę. W tym przypadku "szeregowe zakończenie" pełni funkcję rezystora ograniczającego prąd, co było zamierzone.
Niestety, linia transmisyjna również postrzega to jako szeregowe zakończenie.

Wyjątki od reguł

Jak często zdarza się w projektowaniu systemów elektroniki wysokiej prędkości, istnieją wyjątki od powyższych zasad. Są przypadki, gdy zakończenie jest potrzebne na obu końcach linii transmisyjnej. Dwa przykłady to sterownik wideo, który ma na wyjściu wtórnik emiterowy, oraz sterowniki OC-48.

Specyfika projektowa obu tych przypadków jest opisana poniżej.

W przypadku sterownika wideo, wtórniki emiterowe mają tendencję do oscylacji. Powszechną metodą zapobiegania temu jest umieszczenie małego rezystora szeregowo z emiterem, gdy ten napędza linię transmisyjną.

Gdy to zostanie wykonane, problem sygnału jest pokonywany przez zaprojektowanie wzmacniacza wideo w taki sposób, aby tworzył większe napięcie początkowe.

Z sterownikami OC-48 występują małe odbicia, tworzone przez niedoskonałości takie jak złącza na ścieżce linii transmisyjnej. Te małe odbicia wracają do sterownika, który zazwyczaj jest pseudoźródłem prądu. Oznacza to, że sterownik ma wysoką impedancję wyjściową. Energia we wspomnianych małych odbiciach jest odbijana przez wysoką impedancję sterownika i podróżuje z powrotem w kierunku obciążenia. Po przybyciu do obciążenia, odbicia te dodają się do jittera. Dostosowując impedancję wyjściową sterownika tak, aby dokładnie pasowała do impedancji linii, małe odbicia są absorbowane, a jitter jest poprawiany. Oba końce linii transmisyjnej są zakończone w taki sposób, że koniec sterownika ma zakończenie szeregowe, a koniec obciążenia ma zakończenie równoległe. Tutaj, projekt sterownika musi uwzględniać te czynniki. Jednakże, należy zauważyć, że przy dostępnych komercyjnie komponentach, nie ma sposobu, aby dostosować charakterystyki sterownika tak, aby można było użyć zarówno zakończenia szeregowego, jak i równoległego.

Podsumowanie

Do kontrolowania odbić, dwie realne opcje to zakończenia równoległe, zakończenia szeregowe lub, w przypadku niektórych rodzin logiki, równoważne zakończenia równoległe Thevenina. Chociaż istnieją inne typy zakończeń, często są to rozwiązania doraźne, które są znacznie mniej preferowane niż początkowe projektowanie obwodów z odpowiednio umieszczonymi zakończeniami równoległymi lub szeregowymi.

Masz więcej pytań? Zadzwoń do eksperta w Altium lub dowiedz się więcej o liniach transmisyjnych i zakończeniach w projektowaniu wysokich prędkości z Altium Designer®.

Referencje:

Ritchey, Lee W. i Zasio, John J., „Right The First Time, A Practical Handbook on High-Speed PCB and System Design, Volume 1.”