A conectividade do plano de terra em PCBs HDI mantém a integridade do sinal

Projetos de PCB de alta velocidade exigem conectividade de terra em todo o empilhamento da PCB. A forma mais comum de fazer isso no empilhamento padrão com sinais de menor velocidade é usar vias de costura. Essas vias conectam múltiplos planos e pours de terra no empilhamento da PCB com o objetivo de manter uma referência clara de 0 V em todo o percurso de roteamento de baixa ou alta velocidade.

Mas o que acontece em um projeto HDI, onde o espaço de roteamento vertical é escasso? Em projetos HDI, muitas vezes preferimos usar (ou precisamos usar) microvias cegas e enterradas para fazer conexões de sinais, e a mesma tendência costuma ocorrer nas conexões de terra. Isso pode criar grandes problemas de conectividade de terra à medida que sinais de alta velocidade se deslocam pelo empilhamento de camadas.

Infelizmente, não há uma boa maneira de verificar o tipo de conectividade de terra de que precisamos em projetos HDI usando suas regras e restrições de projeto. Uma razão para isso, como veremos, está nos pinouts de encapsulamentos BGA. Vou explicar por que isso cria problemas de integridade de sinal e o que você pode fazer para resolvê-los neste artigo.

O que cria uma má conectividade de terra

O problema da má conectividade de terra resulta do uso de vias cegas e enterradas no roteamento de fanout, especificamente nos pinos de terra no fanout de BGA. Devido ao pinout do encapsulamento, as vias usadas no fanout podem terminar em uma camada que não é profunda o suficiente no empilhamento.

A imagem abaixo mostra um exemplo de boa conectividade de terra para um roteamento stripline saindo de um BGA. Neste exemplo, a via de GND externa termina em uma camada de GND acima da camada de sinal. O pino de GND da fileira interna então se conecta à camada abaixo do sinal stripline. Como a via de GND interna toca os planos de GND superior e inferior, ela ajuda a garantir que as camadas de plano mantenham a mesma referência de 0 V ao redor do sinal stripline.

Conectividade de terra ideal em um projeto HDI: vias de costura podem ser colocadas ao lado das vias de sinal para garantir que uma referência de 0 V seja mantida ao longo da rota.

A corrente de retorno resultante nessa situação é indicada por setas. O retorno forma a condição de contorno eletromagnética para o campo eletromagnético e define a indutância ao longo desse caminho de corrente. Os pinouts de processadores às vezes são estruturados de forma que os terras não ficam bem distribuídos ao redor dos sinais, e assim o fanout automatizado não consegue criar uma situação como a mostrada acima.

Em alguns casos, um projetista pode achar que precisa apenas de uma via de L1 para L2 para tocar o primeiro plano de GND na camada interna. O resultado é que a corrente de retorno se forma ao redor de uma via que está muito mais distante do sinal que está sendo roteado, especialmente com roteamento stripline mais profundo nas camadas internas.

Qual é exatamente o problema com isso? Isso contribui para dois problemas de integridade de sinal:

• Diafonia local gerada pelo sinal
• Ruído de comutação simultânea em outros IOs
• Possibilidade de medir emissões irradiadas mais altas

A solução não é ideal, mas é simples: coloque uma via de costura bem ao lado das transições de sinal. Em um projeto HDI, é preferível colocar uma via passante para ajudar a garantir que todos os planos estejam no mesmo potencial de 0 V. No entanto, o pitch das esferas do BGA pode impedir isso no roteamento de fanout. Portanto, muitas vezes só conseguimos fornecer uma via de costura cega/enterrada para conectar os terras. No roteamento de fanout de BGA, isso é na verdade preferível, porque a via passante mais próxima pode não estar acessível até que você esteja longe da região de fanout.

Às vezes, os pinouts dos encapsulamentos são horríveis

Há um fato que talvez não gostemos de admitir, mas que certamente é verdadeiro: alguns pinouts de encapsulamentos são absolutamente horríveis para garantir conectividade de terra, e isso não é exclusivo de projetos HDI. O projetista do encapsulamento provavelmente vê os pinos de terra apenas como o caminho por onde a corrente sai do chip. Eles são muito mais do que isso: pinos de terra com uma referência estável de 0 V formam uma condição de contorno para o campo eletromagnético. É por isso que, em frequências progressivamente mais altas, os pinos de terra influenciam fortemente a diafonia, o casamento de impedância das vias e a perda por inserção na região de fanout do BGA.

A imagem abaixo mostra o pinout teoricamente ideal para qualquer BGA. Este não é um exemplo artificial; é um pinout real de um chip Optical phy operando a taxas de dados de 56G (largura de banda de canal de 28 GHz) com pitch de 0,8 mm. Projetos que operam com taxas de dados mais altas (112G-PAM4 e 224G-PAM4) chegam a pitches tão baixos quanto 0,5 mm, pois isso é necessário para manter uma transição de baixa dispersão para sinais seriais de alta velocidade.

56G-phy-ballout.png

Com pitch de 0,8 mm e alta contagem de camadas, a PCB quase sempre será espessa demais para usar vias passantes no roteamento de fanout devido às limitações de vias de alta razão de aspecto. Portanto, normalmente empilhamos microvias e fazemos o deslocamento para vias enterradas para alcançar as camadas internas de sinal. No exemplo acima, as vias de terra colocadas ao lado das vias de sinal sempre garantem que a conectividade de terra possa ser mantida para rotas stripline; cada fileira de sinais terá uma fileira de terra dedicada atrás dela que se conecta a ambos os planos.

Exemplo 1: NRF54LM20A-PAAA

Agora vamos analisar alguns pinouts reais para projetos HDI. A imagem abaixo mostra um exemplo de roteamento para o componente NRF54LM20A-PAAA da Nordic Semiconductor. Os pinos de terra estão indicados com contornos amarelos. Embora este seja um BGA de passo fino com 98 pinos (pitch de 0,35 mm), ele tem apenas 11 pinos de terra distribuídos de forma esparsa pelo pinout.

Localização das esferas de GND em um encapsulamento NRF54LM20A-PAAA. O pequeno pitch (0,35 mm) impede o uso de vias passantes padrão.

Embora o projeto contenha alguns pinos de GND que ficam próximos de muitos sinais, eles estão conectados diretamente ao plano de terra em L2 apenas com microvias cegas. Há 3 vias passantes de GND próximas, mas essas são as únicas vias que se conectam aos planos internos perto das transições de sinal por microvia na região de fanout do BGA.

Isso colocaria esse dispositivo em risco de ruído de ground bounce e diafonia na área de roteamento de fanout; no entanto, dada a alta tolerância de tensão de alimentação e, portanto, as grandes margens de ruído desse componente, isso talvez não seja um grande problema. Mas quando analisamos outro tipo de componente, como memória de alta velocidade, podemos ver por que isso pode ser um problema importante. Idealmente, precisaríamos realizar duas tarefas:

• Adicionar mais vias passantes de GND ao redor da borda do BGA
• Incluir vias de costura internas quando os sinais em transição estiverem distantes das vias passantes

Claro, ser ou não um grande problema depende realmente dos sinais em questão, particularmente no que se refere à EMI das transições por via. As interfaces mais rápidas nesse componente são a interface USB e as linhas SPI; estas últimas serão a interface com maior risco de EMC (pelos motivos que discuto aqui). Sendo esse o caso, as linhas SPI precisam das vias de costura mais próximas, enquanto GPIOs com maior carga ou linhas I2C muitas vezes podem funcionar sem vias de costura tão próximas.

Exemplo 2: Módulo DRAM personalizado

Agora vamos analisar outro pinout para um módulo DRAM personalizado (memória DDR4-3200) de um grande fornecedor de semicondutores. Este módulo em particular é popular em sistemas de computação embarcada e agrega uma alta contagem de bytelanes em um único módulo. A footprint é mostrada abaixo com os pinos de GND destacados.

Footprint de módulo DRAM personalizado. Os pads destacados mostram o pino de terra.

Se você usar vias cegas L1-L2 para as conexões dos pinos de terra, terá a garantia de observar ruído de comutação simultânea e alta diafonia na região de fanout. Qualquer sinal roteado para uma camada interna de sinal (L3, L5 etc.) não terá uma conexão próxima de via de costura se apenas vias cegas L1-L2 forem usadas nos pinos de terra.

Como esse componente é projetado em um encapsulamento não JEDEC e não inclui o canal de roteamento padrão, ele exige pelo menos 4 ou 5 camadas de sinal para resolver o roteamento (ponto a ponto). Além disso, a disposição dos pinos de sinal exigirá microvias empilhadas e uma via enterrada para alcançar todas as camadas de sinal. No entanto, deve ficar claro que a localização dos terras no pinout faz com que alguns sinais fiquem longe de um pino de terra.

Resolver esse problema exige:

• Planejar uma transição com via cega/enterrada em todos os pinos de GND para conectar todos os planos de GND abaixo do módulo
• Posicionar vias passantes adicionais ao redor do contorno do encapsulamento
• Posicionar microvias enterradas internas/vias mecânicas enterradas para costura entre camadas

Agora compare isso com o encapsulamento típico padronizado pela JEDEC para uma memória DDR, como o chip de memória DDR4 da Micron mostrado abaixo.

Por que esse encapsulamento tem maior probabilidade de apresentar melhor desempenho em termos de ground bounce, diafonia e EMI?

• A contagem de pinos e o número de linhas/colunas é menor, então é provável que a contagem de camadas seja baixa o suficiente para permitir vias passantes.
• O pitch é de 0,8 mm, grande o suficiente para permitir vias passantes em fanout tipo dog-bone ou via-in-pad.
• Quase todos os pinos de sinal de alta velocidade estão a não mais que 1,6 mm (distância de 2 pinos) de um pino VSS.
• O canal de roteamento permite algumas vias de costura adicionais conforme necessário, por exemplo, na região A7/A9/A13/A17.

Se o pinout do módulo personalizado estivesse sendo usado apenas em um componente com sinais de baixa velocidade, então o projeto provavelmente não seria problemático em termos de diafonia, ground bounce e EMI. No entanto, esse componente contém múltiplas interfaces DDR4 com clock de 1600 MHz (taxa de dados de 3200 MT/s), o que exige uma taxa de borda rápida para fins de temporização. Essa taxa de borda muito mais rápida torna os problemas de SI, EMI e diafonia associados a conexões insuficientes de GND nas camadas internas de sinal muito mais perceptíveis.

A solução: coloque primeiro as vias de GND!

O maior erro que um projetista pode cometer nesses designs é posicionar as vias dos pinos de GND depois de rotear os pinos de sinal. Se você posicionar primeiro as vias de GND, elas atuarão como restrições de roteamento para seus sinais e você será forçado a rotear ao redor delas, mas evitará um importante conjunto de problemas de SI em um design HDI. Isso é muito preferível a rotear tudo em um design HDI e depois perceber que você não incluiu vias de aterramento suficientes no fanout!

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