O que é Indutância de Espalhamento?

A imagem acima mostra uma PCB com dois grandes capacitores que podem ser usados como capacitores de saída para um VRM, que então pode fornecer energia DC para um circuito integrado. No entanto, esta placa esconde uma importante fonte de indutância: o plano de energia e os trilhos de energia.

Se você está trabalhando com um componente digital de alta velocidade, existem algumas regras simples de integridade de energia que devem ser seguidas. Usar pares de planos, capacitores de desacoplamento e capacitores de bypass são o ponto de partida para projetar a PDN na sua PCB para ter a impedância requerida. Há uma quantidade que às vezes é ignorada ao construir uma simulação de impedância da PDN: a indutância de espalhamento do seu par de planos. Esta quantidade desempenha um papel enganosamente simples na determinação da indutância que leva ao pino de entrada de energia em um componente.

O que é Indutância de Espalhamento?

Todos os elementos condutivos na sua PCB podem ter alguns elementos parasitas, incluindo pares de planos. O que normalmente nos importa é a capacitância do plano, que fornece capacitância adicional para ajudar sua PDN a desacoplar em altas frequências. Em uma simulação de PDN DC, olhamos para a condutividade DC para tentar identificar perda de energia. Há um parasita adicional em um par de planos: a indutância de espalhamento.

Simplificando, a indutância de espalhamento é a indutância criada pelo caminho da corrente desenhado ao longo de dois planos e os elementos do circuito que os conectam. Na PDN de uma PCB, a indutância de espalhamento é definida pelo laço de corrente que se estende de uma rede de capacitores de desacoplamento, ao longo de um plano de alimentação, até a entrada da carga, e de volta ao longo do plano de terra até o capacitor. Ela não é equivalente à indutância de laço formada por este caminho de corrente, é apenas a porção da indutância total contribuída especificamente pelo plano. Os vários contribuintes para a impedância par de planos são mostrados abaixo:

Por que devemos usar o termo “indutância de espalhamento”? O termo é usado para denotar que a corrente “se espalha” no par de planos de alimentação e terra, ela não segue uma linha reta. A corrente é confinada a uma região estreita entre a saída do decap e a entrada do via. Em vez de seguir uma linha reta literal entre esses dois pontos no plano, a corrente se espalha no plano mas não preenche totalmente o cobre no par de planos.

Esta confinamento da corrente no plano tem uma consequência importante para o design de PDN: eventualmente, aumentar a área do plano não necessariamente diminui a indutância de espalhamento. Isso ocorre porque, com um plano grande, a corrente não continuará se espalhando ao longo do caminho da corrente. Em vez disso, você só pode mudar duas outras distâncias se quiser modificar a indutância de espalhamento da seguinte forma:

• Reduzir d: Aproximar os capacitores do IC de carga reduz a indutância de espalhamento
• Reduzir h: Aproximar as camadas do plano reduz a indutância de espalhamento

Modelando Planos Com Indutância de Espalhamento

Em geral, sistemas elétricos lineares e invariantes no tempo (LTI) podem ser modelados como circuitos RLC, e a mesma ideia se aplica a um par de planos com indutância de espalhamento. A imagem abaixo mostra como a indutância de espalhamento ao longo de um plano de alimentação seria modelada em um esquemático para uso em uma simulação. A parte do plano que conecta de C-Plane a OUT contém dois elementos: uma indutância (L-Plane) e uma resistência (R-Plane). L-Plane é nossa indutância de espalhamento definida pelo laço de corrente formado no PDN. Juntamente com C-Plane, esses três elementos contêm todos os parasitas relacionados a um par de planos.

Tecnicamente, teríamos elementos adicionais ao longo da rede GND correspondentes ao valor do Plano-R para o plano de terra e um elemento adicional do Plano-L para a conexão via, mas podemos agrupar isso nos elementos Plano-R/Plano-L se quisermos. O importante é como as conexões seriam feitas com outros componentes nos esquemáticos acima. PWR é a saída da rede de capacitores de desacoplamento. Os elementos RL em série que vão de PWR a OUT modelam a localização da rede de capacitores de desacoplamento.

Assim como indicamos acima, isso significa que você tem uma maneira simples de reduzir a indutância de espalhamento: aproxime os capacitores de desacoplamento do pino de entrada de energia no CI de carga, ou reduza a separação dos planos. Além disso, você pode usar mais vias para espalhar intencionalmente a corrente no plano de energia, colocando vias que conectam de um arranjo de decap para a entrada de energia em paralelo. Alternativamente, se você estiver usando um componente BGA grande, basta colocar os decaps diretamente no lado oposto da placa para minimizar a indutância de espalhamento.

Capacitores de Desacoplamento Conectados a um Plano

E quanto aos capacitores de desacoplamento que estão conectados a um par de planos? O espaçamento entre os capacitores possui alguma indutância? A resposta é "sim", possui, mas essa indutância é facilmente reduzida colocando os capacitores muito próximos um do outro. Deveríamos ser capazes de ver isso acima: colocar os capacitores próximos um do outro basicamente faz com que d = 0.

Uma boa diretriz a seguir é usar os capacitores com o menor tamanho de caixa possível que ainda atenda às suas especificações de capacitância necessárias. O tamanho de caixa 0402 é uma boa seleção de uso geral para placas de alta velocidade, a menos que você esteja projetando para uma densidade muito alta e precise de caixas 0201/01005. Nestes capacitores, o valor de ESR será não negligenciável, o que na verdade pode ser uma coisa boa, e os valores de ESL tendem a ser menores.

Infelizmente, não existe uma equação fechada que você possa usar para calcular a indutância de espalhamento. O cálculo envolve várias integrais com uma expansão de autofunção. A maneira mais rápida é exportar seu projeto para uma aplicação de solução de campos. Se você quiser aprender mais, existe um recurso abrangente encontrado na literatura de pesquisa:

• Kim, J., et al. "Cálculos de indutância para preenchimentos de área de par de planos com vias em uma rede de distribuição de energia usando um modelo de cavidade e indutâncias parciais." IEEE Transactions on Microwave Theory and Techniques 59, nº 8 (2011): 1909-1924.

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