Análise e Modelagem de Impedância de PDN: Do Esquemático ao Layout

A integridade de potência afeta muitos aspectos de desempenho em PCBs, e garantir a integridade de potência em um design digital começa por garantir que o layout da PCB tenha uma baixa impedância na Rede de Entrega de Potência (PDN). Existem vários aspectos básicos da impedância da PDN e alguns passos de design básicos que ajudam um projetista a alcançar uma impedância relativamente baixa na PDN de uma PCB. Sem uma baixa impedância, falhas de energia podem fazer com que componentes em uma placa operem incorretamente devido a grandes variações de tensão na linha de energia, o que pode então se propagar para os sinais e aparecer como jitter ao longo das bordas de subida ou descida.

A análise da PDN ocorre em dois regimes: o domínio do tempo e o domínio da frequência. Se você pode construir alguns modelos razoavelmente precisos para a impedância da PDN, então você pode comparar as respostas transitórias na PDN com os limites de flutuação de energia em componentes modernos. A análise da PDN também ocorre no domínio da frequência, o que permitirá a um projetista determinar as larguras de banda de sinal e os níveis de potência que podem ser suportados em um sistema digital ou analógico.

Por Que Realizar a Análise de Impedância da PDN?

O objetivo ao projetar a rede de entrega de energia em um PDN é garantir que a energia DC e/ou AC possa chegar onde é necessária. Reguladores de energia têm saída de baixa impedância, portanto, gostaríamos de criar um caminho de baixa impedância que possa fornecer energia aos componentes de carga no PDN sempre que a energia for necessária. Como a energia é entregue e dissipada depende se estamos olhando para sistemas AC ou DC. Sistemas digitais de alta velocidade e sistemas analógicos terão ambos os componentes presentes em algumas regiões do sistema, então precisamos considerar a integridade da energia sob ambas as perspectivas.

Análise de PDN DC

Em sistemas DC com componentes resistivos, a entrega de energia é um conceito relativamente simples; a energia é dissipada sobre uma carga baseada na resistência da carga. Por essa razão, a análise de PDN DC geralmente considera apenas a perda de energia resistiva (queda de IR) ao longo dos condutores que levam às cargas no PCB. Isso requer alguns cálculos de densidade de corrente nos planos e trilhos de energia usados para distribuição de energia, que podem então ser visualizados como um mapa codificado por cores no layout do PCB.

A análise de DC PDN é frequentemente ignorada como parte do projeto de sistemas digitais. No entanto, ainda é importante, pois os sistemas digitais modernos que suportam grandes ICs com muitas IOs de alta velocidade (como FPGAs) precisarão desenhar grandes rajadas de corrente a qualquer momento. Para garantir uma entrega de energia sem ruídos, os sistemas digitais dependem da análise de integridade de energia AC.

Análise de PDN AC

A entrega da porção AC da energia é mais complexa e está sujeita a problemas de ruído. No passado, com componentes TTL operando em altas tensões de núcleo (lógica de saturação de 5 V), era possível ignorar muitos problemas de integridade de energia porque as margens de ruído nos circuitos lógicos desses componentes eram muito grandes. Os componentes digitais de hoje geralmente operam em tensões de núcleo de 3V3 ou inferiores, com margens de ruído mais estreitas e maior contagem de IO. 

Em resumo, a impedância de PDN AC afetará os seguintes aspectos dos seus circuitos:

• Ruído no barramento de energia. Ondulação na tensão de PDN é criada por correntes transitórias na sua PCB que interagem com alta impedância reativa em certas frequências. Note que, como a impedância do seu PDN é uma função da frequência, a ondulação de tensão causada pela comutação também será uma função da frequência. Observe que esses transientes surgem independentemente do nível de ruído de comutação na saída do seu regulador de tensão.

• Amortecimento no ruído do barramento de potência. A quantidade de resistência e perda no laminado dielétrico determinará se o ripple no barramento de potência aparece como um toque (ou seja, uma oscilação transitória subamortecida) ou se está superamortecido. Esse é um problema que pode ocorrer se o seu capacitor de desacoplamento estiver dimensionado incorretamente ou se você não levar em conta a frequência de auto-ressonância do seu capacitor de desacoplamento na sua rede de desacoplamento.

• Nível necessário de desacoplamento. A maioria dos capacitores pode ser insuficiente para garantir o desacoplamento em PCBs com lógica rápida devido às suas frequências de auto-ressonância relativamente baixas (~100 MHz a ~1 GHz). Portanto, os projetistas usam capacitores de pequeno volume/alta-Dk (por exemplo, MLCCs 0201) e capacitância interplano para fornecer desacoplamento suficiente.

• Caminho de retorno atual. Seu corrente de retorno seguirá o caminho de menor resistência (para corrente contínua) ou menor reatância (para corrente alternada). A impedância na sua rede de terra variará no espaço, o que depende em parte do acoplamento parasitário entre as trilhas de sinal e a PDN. Para criar o laço de corrente de retorno mais apertado na PDN, é melhor usar planos para garantir indutância de espalhamento mínima e máxima capacitância do plano em toda a PDN.

• Jitter de temporização. Como os sinais têm um tempo de propagação finito, o surto de corrente retirado dos capacitores de desacoplamento e do regulador levará algum tempo para alcançar um componente de comutação. Quando um surto transitório de corrente propaga para os IOs, a flutuação transitória interferirá com o sinal de saída, criando efetivamente algum jitter no tempo de subida do seu sinal. Em geral, o jitter de temporização devido ao ruído da trilha de alimentação aumenta com a intensidade do ruído e o comprimento entre o regulador e o componente. Em placas grandes, o jitter RMS pode alcançar a ordem de nanossegundos.

Esses problemas podem ser reduzidos pela roteamento de energia usando camadas de plano, com planos de alimentação e terra colocados adjacentes um ao outro na pilha de PCB, e pelo uso de múltiplos planos em paralelo. Laminados de alta Dk com características de perda entre as camadas de plano são preferidos, como materiais de capacitância embutida. Quando pares de plano são incluídos, é importante entender como modelar e simular os efeitos dos planos e redes de desacoplamento na integridade da alimentação e na impedância geral da PDN (Rede de Distribuição de Potência).

Modelos de Circuito para Análise de Impedância da PDN

Você pode modelar o espectro de impedância da sua PDN e sua resposta transitória diretamente do seu esquemático, desde que você considere os parasitas na sua PDN. No modelo abaixo, você notará vários elementos de circuito, mas este modelo contém apenas dois componentes reais. O primeiro é sua fonte de alimentação/regulador, que tem alguma impedância de saída especificada Z(out) e é tipicamente uma série RL. O segundo é o capacitor de desacoplamento, que tem uma capacitância ideal de Cc1. Os elementos de circuito restantes são parasitas. Os valores de Rs e Ls destinam-se a modelar a resistência inerente do condutor e a indutância parasita do plano de potência, respectivamente. Os elementos Rp, Lp e Cp contabilizam o acoplamento parasita entre os planos de alimentação e terra (ou seja, capacitância interplano).

O elemento Lp no plano pode ser eliminado ou grandemente reduzido ao se rotear múltiplas vias de fornecimento/retorno para o par de planos. Isso é efetivamente o que é feito para fornecer conexões de energia e terra a componentes de alta contagem de pinos, como grandes BGAs que fornecem muitos sinais de alta velocidade. Portanto, muitos modelos de impedância de PDN em SPICE ignorarão esse elemento.

Parasitas de Die e Pacote

Esperançosamente, o projetista astuto notou que as contribuições da impedância do pacote e do die não foram incluídas na análise acima, pois elas estão incorporadas à carga no PDN. Estes também precisam ser contabilizados no PDN, pois contêm parasitas capacitivos e indutivos.

Em uma simulação de PDN, como em SPICE, normalmente ignoramos os parasitas do pacote porque nos importamos apenas com a tensão que chega ao final de cada trilho no PDN. Se quisermos começar a vincular a tensão do trilho do PDN ao comportamento da saída, então precisamos de um modelo para os parasitas do pacote e os circuitos lógicos reais que requerem energia. Para um projetista de PCB, a insuficiência de capacitância do die é superada com um capacitor de desvio entre os pinos PWR e GND no pacote. A capacitância pode ser escolhida primeiro olhando para as frequências de quaisquer polos no PDN e visando estes com capacitores SRF correspondentes.

Objetivos da Análise

Antes de analisar este modelo, você precisa determinar ou estimar os valores dos vários elementos no seu modelo. Os valores dos capacitores de desacoplamento são fáceis; obtenha-os na ficha técnica do capacitor desejado. A capacitância interplana também é fácil de estimar aproximadamente; basta usar a constante dielétrica do seu substrato, a área de suas camadas de terra/energia sobrepostas e a distância entre elas na sua pilha, e você saberá a capacitância interplana Cp. Os valores de R restantes podem ser calculados usando as dimensões de trilha pretendidas. Os valores de L precisam ser estimados a partir da indutância de loop aproximada para cada parte do circuito; esses valores geralmente estão na ordem de pH até alguns nH.

Seu objetivo ao analisar este modelo é duplo:

1. Determinar a impedância entre os terminais + e - no lado direito como uma função da frequência. Isso pode ser feito com uma varredura de frequência simples.

2. Verificar se a impedância da PDN é menor que sua impedância alvo. Uma maneira simples de calcular a impedância alvo é usando a corrente que um CI de comutação irá puxar para a PDN e o ripple de tensão permitido:

3. Examine o comportamento dos transientes adicionando uma fonte de corrente em paralelo com a saída da fonte de alimentação (coloque o terminal positivo antes de Z(out)). Configure a fonte de corrente para fornecer um impulso de função delta com carga total Q mostrada na equação abaixo, ou para fornecer uma corrente escalonada. Isso efetivamente dirá a quantidade de capacitância total necessária para fornecer uma explosão de corrente a um CI de comutação.

4. Verifique se a ressonância estrutural de frequência mais baixa é maior que a largura de banda requerida pelos seus CIs de comutação. A ideia é minimizar o ripple e a EMI na banda de frequência mais ampla possível.

Note que o ponto #3 é destinado a modelar a resposta transiente devido aos CIs de comutação a jusante. Se você tem 10 CIs que vão comutar simultaneamente e todos eles puxam a mesma corrente transiente para a PDN, então a magnitude do seu impulso será 10 vezes maior, e a impedância alvo precisa ser 10 vezes menor para uma dada tensão de ripple. Uma vez que você tenha examinado esses três pontos, você pode prosseguir para interpretar seus resultados e determinar quais etapas de design você pode tomar para suprimir flutuações de energia na sua PDN.

Como Interpretar os Resultados da Sua Análise de Impedância da PDN

As simulações SPICE no esquemático são o primeiro passo na análise da eficácia da PDN em uma PCB. Diferentes dados devem ser extraídos e analisados em cada domínio; os Pontos #1 a #3 acima podem ser examinados no esquemático ou no layout da PCB, mas o Ponto #4 só pode ser determinado com precisão no layout da PCB.

Resultados SPICE de Modelos de Circuitos

Em relação aos Pontos #1 e #2 acima, você pode usar o SPICE para verificar se a impedância da PDN é menor que a impedância alvo em todas as frequências até uma largura de banda máxima (para sinais digitais) ou dentro da faixa de frequência relevante que você estará usando (para sinais analógicos). Se este for o caso, e você tiver calculado sua impedância com base no caso onde cada IO muda simultaneamente, então sua PDN tem uma maior chance de funcionar conforme o pretendido sem quaisquer problemas resultantes de integridade de sinal.

O ponto #3 pode ser examinado simulando a resposta transitória na sua PDN. Picos específicos no espectro de impedância são polos em um sistema LTI, e estes aparecerão como uma oscilação subamortecida nos resultados da análise transitória. Se a resposta transitória for subamortecida, então você precisa trazer essa oscilação para o regime criticamente amortecido/superamortecido, ou você precisa definir esses polos para baixa impedância com um valor específico de capacitor. Isso requer o uso de um capacitor de desacoplamento maior ou o uso de um capacitor com uma indutância série efetiva menor. Seu capacitor de desacoplamento deve ser dimensionado para fornecer a carga de impulso listada acima, mas você certamente pode tentar usar um capacitor de desacoplamento maior para mudar as condições para a ressonância PDN mais baixa de modo que a resposta transitória seja superamortecida ou imensuravelmente pequena.

Além do dimensionamento do capacitor de desacoplamento e dos problemas de ressonância própria mencionados acima, os resultados do ponto #3 devem ilustrar por que a capacitância entre planos é listada como um requisito para desacoplar adequadamente ICs com lógica de 1 ns ou mais rápida. Além de usar capacitores de desacoplamento muito grandes com frequências de ressonância própria muito altas (estes estão disponíveis no mercado), colocar os planos de terra e de alimentação em camadas adjacentes era historicamente quase a única maneira de fornecer o nível de desacoplamento requerido em uma PDN. Note que, seja aumentando a capacitância entre planos ou a capacitância de desacoplamento usando múltiplos capacitores, tornar essa capacitância suficientemente grande levará a resposta transitória para o regime superamortecido, eliminando-a efetivamente.

Resultados Pós-Layout

O ponto #4 deve ser examinado a partir do layout da PCB porque depende da propagação de ondas. O arranjo dos planos em uma PDN pode agir como uma grande antena de patch que se torna uma fonte de EMI ao fornecer rajadas transitórias de corrente. A ação de comutação na PDN poderia excitar ressonâncias levando a emissões fortes a partir da borda da placa. Isso requer, no mínimo, um solucionador de campo no domínio da frequência 2D para simular a propagação de ondas dentro das camadas internas da PCB e a subsequente emissão de campo próximo ou campo distante.

Quando certas regiões da PDN são encontradas para ressoar fortemente, isso indica que a impedância da PDN nessa região pode ser muito alta. Portanto, você desejaria diminuir a impedância nesta região, seja adicionando mais capacitância ou identificando e corrigindo alguns elementos de alta impedância no layout da PCB. Isso pode ser tão simples quanto eliminar uma descontinuidade no caminho de retorno na PDN.

Com as poderosas ferramentas de design e análise de PCB em Altium Designer^®, você pode analisar todos os aspectos dos seus esquemas e layout, e pode identificar problemas de integridade de sinal que podem surgir em PCBs complexas. Essas ferramentas são construídas em cima de um motor de design unificado e orientado por regras, permitindo que você realize DRCs importantes ao longo do processo de design. Você também terá acesso a um conjunto completo de recursos de planejamento de fabricação e documentação em uma única plataforma. Quando estiver pronto para enviar seu design para um colaborador ou fabricante, use a plataforma Altium 365 para compartilhar seus arquivos de design e manter a produtividade.

Apenas arranhamos a superfície do que é possível com Altium Designer no Altium 365. Comece seu teste gratuito do Altium Designer + Altium 365 hoje.